09年5、电路如图1.2所示，TG 为CMOS 传输门，G 为TTL 与非门，则当C=0时 P= ；当C=1时P= 。

B&TG ACCΩk 10PG图1.26. 当TTL 门电路的输入端悬空时，应视为 （高电平，低电平，不定）。

此时，如用万用表测量其输入端电压，读数约为 （0V ，1.4V ，3.6V ）。

六、（4分）写出图6所示TTL 门电路构成的组合电路的输出表达式。

图6 七、（6分）写出图7所示电路的逻辑表达式，列出真值表，说明电路逻辑功能。

A BC图7八（8分）将图8(a)所示电路用其他器件实现，要求直接在图上画出连线。

（1） 改用3线/8线译码器74LS138和适当的门实现该逻辑电路，图8(b)为74LS138符号图；（2） 改用8选一数据选择器实现，图8（c ）为8选一数据选择器逻辑符号。

P图8（a ）图8（b ）08年4．函数式D C AB F ++=，写出其对偶式='F ()A B C D +。

5．由TTL 与非门组成的电路如图1-2所示。

设与非门输出高电平U OH =3.6V ，低电平为U OL =0.3V ，电压表内阻为20k Ω/V 。

当输入ABC =000，开关S 断开时，用万用表测出U 1= 1.4V ，U 2= 0.3V ；当输入ABC =101，开关S 闭合时，U 1= 0.3V ，U 2= 3.6V 。

A B C图1-26．对CMOS 或非门电路，判断下面结论对错：（1）输入端悬空可能造成逻辑出错； （对） （2）输入端对地接大电阻（如510 k Ω）相当于接高电平1； （错） （3）输入端对地接小电阻（如510 Ω）相当于接低电平0； （对） 7．CMOS 电路如图1-3所示，TG 为CMOS 传输门，G 为TTL 与非门，则C=0, P= 0 ;G G G 12AC=1时，P=A 。

B &TG ACCk 10PG图1-3七、（10分）设计一个三人表决电路。

在表决一般问题时以多数同意为通过，在表决重要问题时，必须一致同意才能通过。

用变量A 表示问题的类型，A =0表示一般问题，A =1表示重要问题，参加表决的三人的态度用变量B 、C 、D 表示，规定1状态表示同意，0状态表示不同意，表决结果用Y 表示，规定1状态表示通过，0状态表示不通过。

根据题意，列出真值表，写出逻辑函数Y 的最简与或式，试用两片3线/8线译码器74LS138以及与非门实现该电路（与非门允许多个输入端），74LS138的符号如图7所示。

答：（4分） (3,5,6,7,15)Y m AC D ABC ABD BC D ==+++∑ （2分）&ENBIN/OCT 4211234567&ENBIN/OCT 4211234567D C B D C B "1"A&Y图7（4分）八、（10分）有一片8选一数据选择器74LS151，符号如图8所示，其选择输入端2A 的引脚已折断，输入信号无法与2A 端相连，其它部分保存完好，如何利用它来实现逻辑函数(,,)(1,2,4,7)F A B C m =∑。

答：21A =，有用输入端为4D ~7D数据选择器的输出表达式为104105106107Q A A D A A D A A D A A D =+++ 函数F ABC ABC ABC ABC =+++令10A A BC =，则47D D A ==，56D D A ==。

B C图807年1．8位D/A 转换器当输入数字量只有最低位为高电平时输出电压为5mV, 若输入为10000100，则输出电压为 6.6V 、分辨率为1218- 。

2．已知被转换信号的上限频率为10kH Z ，则A/D 转换器的采样频率应高于Z kH 20 。

3．就逐次逼近型和双积分型两种A/D 转换器而言， 逐次逼近型 转换速度快。

五、(10分) 电路如图5所示，计数器输出为123Q Q Q 。

（1）写出驱动方程与状态方程；（2）画出完整的状态转换图；（3）电路为多少进制计数器。

CPQ Q Q图5（1）n Q J 31= 11=K 122==K J n n Q Q J 213= 13=Kn n n Q Q Q 1311=+ n n Q Q 212=+ n n n n Q Q Q Q 32113=+（2）（3） 5进制计数器六、（10分）图6电路中，Ω==k 5.7121R R ，μF 01.0=C ，D 为理想二极管，运放具有理想特性，其他参数如图所示。

（1）指出555（1）、555（2）各构成什么电路；（2）在所给坐标中画出A C u u ,和o u 的波形，要求标出波形转折处的时间值与电压瞬时值。

D5V-03621457图6（1）555（1）构成多谐振荡器、 555（2）构成施密特触发器（2） ms T 5.07.01001.0105.71631≈⨯⨯⨯⨯=-12T T =t /msu C /Vu A u O t /mst /ms八、（6分）试用一片161与一个ROM 构成序列脉冲发生电路，脉冲波形图如图8所示，序列脉冲周期为八个时钟周期，ROM 有三条地址线，试完成设计 （ROM 的结构图同学们自己画）。

CP 1F图8C P十、（3分）试画出下面程序描述的电路图。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY jkdff ISPORT(pset,clk,clr,j,k:IN STD_LOGIC;q,qb:OUT STD_LOGIC);END jkdff;ARCHITECTURE rtl OF jkdff ISSIGNAL q-s,qb-s:STD_LOGIC;BEGINPROCESS（pset,clk,clr,j,k）BEGINIF（pset='0'）THENq-s<='1';qb-s<='0';ELSIF(clr='0')THENq-s<='0';qb-s<='1';ELSIF(clk'EVENT AND clk='1')THENIF(j='0') AND (k='1') THENq-s<='0'; qb-s<='1'; ELSIF(j='1') AND (k='0') THENq-s<='1'; qb-s<='0'; ELSIF(j='1') AND (k='1') THENq-s<=NOTq-s; qb-s<=NOTqb-s; END IF; END IF; q<=q-s; qb<=qb-s; END PROCESS END rtl;哈工大 2007 年 秋 季学期一、填空、选择答案或回答问题（2+2+2+2+4=12分）1．现行逻辑电路是采用双值逻辑，当输入逻辑电平小于U iLMAX 用（ H 或高电平）表示；当输入逻辑电平大于U IHMIN 用（ L 或低电平 ）表示。

2．对于两个逻辑变量，最小项之间的关系 （m 1= 320m m m ++ ）3．TTL 逻辑门的低电平的扇出系数等于（后接负载门的输入端头数；√后接负载门的个数）；高电平的扇出系数等于（√后接负载门的输入端头数；后接负载门的个数）。

选择正确答案。

4．回答CMOS 逻辑门的扇出系数由什么因素决定。

（与工作速度有关，工作速度越低，扇出数越大，即后接逻辑门的数量越多。

） 5．请在下面正确的CMOS 传输门的特点后面打（√）。

可以做开关（ √ ）；可以传输数字信号（√ ）；可以传输模拟信号（√ ）； 只能传输数字信号（ ）；可以正向传输，也可以反向传输（√ ）。

（共 8 页 1．在图1中用卡诺图法化简逻辑函数BDADCBACBABAF+++=DADBCBF++=图12．将逻辑函数CDBADABCADCABDDCBAF++++=),,,(化成与或标准型，并用∑m i的形式表示。

要求步骤清楚。

∑=++++++++++++=++++++++++++=++++=)15,14,13,10.7.6.5,3,2,1(),,,(37531761410621513mmmmmmmmmmmmmmCDBABCDADCBACDBADCBABCDADBCADABCDCBADBCADCBAABCDDCABCDBADABCADCABDDCBAF4．试画出在图3所示输入波形的作用下，画出由与非门构成的基本RS触发器QQ和端的输出波形。

设触发器的初态为“0”。

R dS dQQ↑不定状态图35．由555定时器构成的施密特触发器如图4(a)所示。

在图4(b)中画出该电路的输出u o2的波形。

+6Vo5u (a)图4u o2)V ((i u (b)u o2三、图5是五个由TTL 逻辑门构成的电路，要实现输出等于A ，请在能够实现A 功能的电路下方打√，不能实现的打⨯。

（10分）&1=1&&&1A5VAAA1001M "1"AΩΩ（√） （√） （√） （⨯ ） （⨯ ） 图5四、用图6所示四位全加器74LS283和其他逻辑门设计一个将BCD8421码转换为BCD2421码的转换电路，画出逻辑图。

要求步骤清楚。

（10分）BCD8421码 BCD2421码0000+0000 0000 0001 0001A 3A 2A 1A 0S 3 S 2S 1 S 0C 0C 4D ' C ' B' A '74L S283D C B AB 3 B 2B 1B 040010 0010 0011 0011 0100 0100 0101 +0110 1011 0110 1100 0111 1101 1000 1110 1001 1111图6把BCD8421码转换为BCD5421码，前五个数码不需改变，后五个数码加3。

据此可得加数低两位的卡诺图，所以B 1=B 0=D+CB+CA =CA CB D五、用图7给出的2-16进制中规模同步加法计数器74LS163以及其他逻辑电路，将计数器的态序改变为余三码加法计数，将设计结果画在图中。

要求步骤完整，其他输入端头也需要标注清楚。

（10分）余三码 Q D Q C Q B Q A 0 0 1 10 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 11 0 1 01 0 1 1 1 1 0 0 译码位采用预置端预置0011，由于74LS163 是同步清除，所以译码位的状态将被保留。