数字逻辑电路实验报告指导老师:班级:学号:姓名：时间：第一次试验一、实验名称：组合逻辑电路设计二、试验目的：1、掌握组合逻辑电路的功能测试。
2、验证半加器和全加器的逻辑功能。
3、、学会二进制数的运算规律。
三、试验所用的器件和组件：二输入四“与非”门组件3片，型号74LS00四输入二“与非”门组件1片，型号74LS20二输入四“异或”门组件1片，型号74LS86四、实验设计方案及逻辑图：1、设计一位全加/全减法器，如图所示：电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。
当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。
（1）输入/输出观察表如下：（2）求逻辑函数的最简表达式函数S的卡诺图如下：函数Co的卡诺如下：化简后函数S的最简表达式为：Co的最简表达式为：（3）逻辑电路图如下所示：2、舍入与检测电路的设计：用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。
当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。
当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。
该电路的框图如图所示：（1）输入/输出观察表如下：B8 B4 B2 B1 F2 F10 0 0 0 0 00 0 0 1 1 00 0 1 0 1 00 0 1 1 0 00 1 0 0 1 00 1 0 1 0 10 1 1 0 0 10 1 1 1 1 11 0 0 0 1 11 0 0 1 0 11 0 1 0 0 11 0 1 1 1 11 1 0 0 0 11 1 0 1 1 1（2）求逻辑函数的最简表达式函数F2的卡诺图如下：函数F1的卡诺如下：化简后函数F2的最简表达式为：F1的最简表达式为：（3）逻辑电路图如下所示；五、课后思考题1、化简包含无关条件的逻辑函数时应注意什么？答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中的无关项是令其值为1还是为0，并不影响函数的实际逻辑功能。
因此，在化简这类逻辑函数时，利用这种随意性往往可以使逻辑函数得到更好的化简，从而使设计的电路达到更简。
2、多输出逻辑函数化简时应注意什么？答：设计多输出函数的组合逻辑电路时，如果只是孤立地求出各输出函数的最简表达式，然后画出相应逻辑电路图并将其拼在一起，通常不能保证逻辑电路整体最简。
因为各输出函数之间往往存在相互联系，具体某些共同的部分，因此，应该将它们当作一个整体考虑，而不应该将其截然分开。
使这类电路达到最简的关键在于函数化简时找出各输出函数的公用项，以便在逻辑电路中实现对逻辑门的共享，从而使电路整体结构最简。
六、实验感想第二次实验一、实验名称：同步时序逻辑电路设计二、实验目的：掌握同步时序逻辑电路实验的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”和“时序”这两个名词的理解。
三、实验所用仪器和组件：双D触发器组件2片，型号为74LS74负沿双JK触发器组件2片，型号为74LS73二输入四与非门组件2片，型号为74LS00二输入四或非门组件1片，型号为74LS02三输入三与非门组件1片，型号为74LS10二输入四异或门组件1片，型号为74LS86六门反向器组件2片，型号为74LS04四、实验设计方案及逻辑图：1、同步模4可逆计数器设计利用所给组件，设计一个同步模4可逆计数器，其框图如图所示：图中，X为控制变量，当X=0时进行加1计数，X=1时进行减1计数；y2、y1为计数状态；Z为进位或借位输出信号。
（1）（2）求逻辑函数的最简表达式函数D2的卡诺图如下：函数D1的卡诺如下：化简后函数D2的最简表达式为：D1的最简表达式为：（3）逻辑电路图如下所示；2、设计一个“1001”序列检测器利用所给组件按Mealy型同步时序逻辑电路的设计方法设计一个“1001”序列检测器，其框图如图所示：（1）原始状态图和状态表：设初始状态为A，状态B表示接受信号‘1’，状态C表示接受信号‘10’，状态D表示接收信号‘100’，则状态图和状态表如下图所示：（2）状态编码及相应的二进制状态表：状态编码方案如下：现态次态输出y2 y1 X=0 X=1 Z0 00 11 01 1（3）确定激励函数和输出函数真值表输入现态次态激励函数输出X y2 y1 Z函数化简后，最简表达式为：（4）逻辑电路图如下所示：五、课后思考题：1、同步时序电路与组合电路有何区别？答：组合逻辑电路在任何时可产生的稳定输出信号都仅与该时刻电路的输入信号相关；而时序逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，而且与电路过去的输入信号有关。
2、你所设计的电路中是否存在多余状态？若有，将会对电路的正常工作状态产生怎样的影响？答：没有。
若有，则将增加电路中所需触发器的数目。
3、Mealy型和Moore型同步时序电路的主要区别是什么？答：Mealy型电路是将过去的输入转换成状态后与输出建立联系，当前的输入直接和输出建立联系。
Moore型电路则是将全部输入转换成电路状态后再和输出建立联系。
六、实验感想：第三次试验一、实验名称：异步时序逻辑电路设计二、实验目的：熟悉并掌握脉冲异步时序逻辑电路的分析方法，加深对异步时序逻辑电路的理解。
掌握电平异步逻辑电路实验的设计方法及如何消除临界竞争。
三、实验所用仪器和组件：双J-K触发器芯片二片，型号为74LS7二输入四与门芯片一片，型号为74LS08二输入四与非门二片，型号为74LS00六门反相器一片，型号为7LS04三输入三与非门二片，型号为74LS10四、实验设计方案级逻辑图：用电平异步时序逻辑电路实现下降沿触发的D触发器（无空翻），典型的输入输出时间图如下：X2(CP) ：X1(D) ：Z(Q) ：（1）建立原始流程表（2）化简原始流程表（3）状态编码最简流程表二进制表（4）确定激励函数和输出函数表达式Y2=Y1=Z=（5）逻辑电路图如下所示：五、思考题：1、异步时序逻辑电路与同步时序逻辑电路有何区别？答：对于同步时序逻辑电路，因为时钟脉冲对电路的控制作用，所以无论输入信号时电平信号还是脉冲信号，对电路引起的状态响应都是相同的。
而对于异步时序逻辑电路，电路中没有统一的时钟脉冲信号同步，电路状态的改变是外部输入信号变化直接作用的结果；在状态转移过程中，各存储元件的状态变化不一定发生在同一时刻，不同状态的维持时间不一定相，并且可能出现非稳定状态。
对输入信号的形式有所区分，输入电平信号与脉冲信号，对电路引起的状态响应是不同的。
2、如何发现电平异步时序逻辑电路中的竞争并消除临界竞争？答：观察当输入信号变化时是否会引起电路中两个或两个以上状态变量发生变化，会引起则存在竞争，否则不存在竞争。
若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则是临界竞争。
消除临界竞争主要在状态编码时避免，有三种方法：1、相邻状态，相邻分配；2、增加过渡状态，实现相邻分配；3、容许非临界竞争，避免临界竞争。
六、实验感想：第四次试验一、实验名称：常用中规模集成电路的VHDL设计二、实验目的：1、进一步熟悉Lattice公司EDA开发系统ispLEVER软件平台的操作。
2、学习及提高VHDL的设计能力。
3、根据不同的功能要求编写与之对应的优质高效VHDL代码。
三、实验设备与器件：1、DICE-SEM型实验箱2、IspLSI1032下载板3、JTAG下载电缆四、实验内容：设计一个能清0、置数和进位输出的增1/减1的4位二进制计数器，如图所示：输入信号CLR为清0端，信号LD为置数端，将A、B、C、D的输入值送到计数器中，并立即在Qa、Qb、Qc、Qd中输出。
输入信号M为模式选择端，当M=1时加1计数，当M=0时减1计数。
当CP端输入一个上升沿信号时进行一次计数，计数有进位/借位时Qcc端输出一个负脉冲。
VHDL语言代码为：library ieee;use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all ;entity count isport(cp,clr,ld,m : in std_logic;f : in std_logic_vector(3 downto 0);qcc : out std_logic;q : out std_logic_vector(3 downto 0) );end;architecture count of count isbeginprocess(cp , clr , ld)beginqcc <= '1';if ( clr = '0') thenq <= "0000";elsif (ld = '0') thenq <= f;elsif (cp'event and cp = '1') thenif (m = '0') thenif (q = "0000") then qcc <= '0'; end if;q <= q - 1;elseif (q = "1111") then qcc <= '0'; end if;q <= q + 1;end if;end if;end process;end count;设定各输入量的波形，仿真得到下列波形图五、实验感想：。