肇 庆 学 院
电子信息与机电工程 学院 数字电路 课 实验报告
12电气(1) 班姓名 王园园 学号 2 实验日期2014年5 月26 日 实验合作者:李俊杰 老师评定
实验题目:时序逻辑电路——计数器实验
一、实验目的
(一)掌握由集成触发器构成计数器的方法。

(二)熟悉中规模集成计数器74LS161计数器的逻辑功能及使用方法。

(三)学习中规模集成计数器74LS192计数器的逻辑功能及使用方法。

(四)学习计数器清零端与置数端的功能、同步与异步的概念。

二、实验仪器:
DZX-1型电子学综合实验装置 UT52万用表 芯片74LS00 74LS161 74LS192
三、实验内容
图5-1 74LS161构成N 进制计数器目标电路图 图5-2 74LS161引脚排列图
输入 输出
CR
CP LD
CT P CT T D 3D 2D 1D 0 n
n n n Q Q Q Q 0123
C0 0 x x x x x 0 0 0 0
1 0 x x d 3d 2d 1d 0 d 3d 2d 1d 0
CO= CT T Q Q Q Q n
n n 123 1 1 1 1 x 计数 CO=n
n
n
n
Q Q Q Q 0123 1 x 1 0 x x 保持 CO= CT T
Q Q Q Q n
n n 123 1
x
1
x
x
保持
用十六进制同步加法计数器74LS161构成N 进制计数器的设计(异步清零,同步置数)
1.按图5-1接好。

从CP端输入时钟脉冲。

2.将M端接高电平,并把计数结果记录下来。

如下表5-2
3.将M端接低电平,并把计数结果记录下来。

4.如果将清零端与置数端接线交换,重复2、3步骤,计数器的N分别等于多少？
答:2,3步骤N都为16
接线交换后,LD=1输入无效。

加法计数器计数溢出后CO=1 => CR=0触发异步清零,然后CO=0 => CR=1,计数器重新从零开始加法计数,所以N=15
1 0010 1 1 0011 1 1 0100 1 1 0101 1 1 0110 1 1 0111 1 1 1000 1 1 1001 1 1 1010 1 1 1011 1 1 1100 1 1 1101 1 1 1110 0
1111
1
(二).用74LS192构成7进制减法计数器。

74LS192,十进制同步加减计数器(双时钟),其清零功能为异步;置数功能也为异步;其余功能参见管脚排列图。

图5-3 74LS192引脚排列图 图5-4 74LS192构成7进制减法计数器
输入 输出
CR LD
CT U CT D D 3D 2D 1D 0 n
n n n Q Q Q Q 0123
注释 0 x x x x
0 0 0 0 异步清零
1 0 x x d 3 d
2 d 1 d 0
d 3 d 2 d 1 d 0 异步置数
1 1 1 X
加法计数 CO = n n Q Q 03U CT
1 1 1 X 减法计数 BO = Q Q Q Q n n
n 12
3D CT 1
1
1
1
X
保持
BO =CO =1
按照图5-4接线,记录下实验结果
四、实验分析与结论:
1、由实验第(一)4可以瞧出,74ls161就是异步清零,同步置数的。