图 1 整体电路图 Fig11 Top circuit structure of comparator
December 2008
Semiconductor Technology Vol133 No112 1 119
林武平 等 : 新型高速低功耗动态比较器
AEN1 为高 AEN2 为低时比较器进入工作状态 , bias 为电流源偏置 , Vin + 和 Vin - 分别为信号的两个输 入端 , clk1 和 clk2 为两相反相时钟 , Vout1和 Vout2为 比较器的输出 。
摘要 : 基于预放大锁存理论 , 提出了一种新型高速低功耗动态比较器 。该比较器采用预放大 级 、动态锁存器及输出缓冲级构成的三级结构 , 与传统比较器不同 , 该比较器采用了一种新型动 态结构作为输出缓冲级以实现高速低功耗 。在 CSMC 015μm/ 5 V Si CMOS 工艺模型下 , 采用 Hspice 对电路进行模拟 。结果表明在 100 MHz 的时钟下 , 精度可达 012 mV , 功耗仅为 1112 mW。
图 6 改进后输出缓冲级 Fig16 Improved circuit structure of output2buffer
对于 A、B 点 ,
根据τ=
RC≈
1 gm
C
,
为了减小时
间常数 , 需要增大 N14 及 N13 的宽长比来增大 gm ,
但这将会带来更大的寄生电容而影响速度 , 通过多次
Key words : dynamic comparator ; positive feedback ; differential amplifier ; high2speed and low2power EEACC : 1265A ; 1265B
0 引言
在通信产品中 A/ D 转换器至关重要 , 它的性 能在很大程度上影响着这些系统的整体性能[1] 。而 在 A/ D 转换器中比较器是一个核心单元 , 其精度 、 功耗 、速度等指标对整个 A/ D 转换器的性能有重 要的影响[223 ] 。
模拟仿真 , 确定 N14、N13 宽长比为 20∶2 (μm) 。
2 电路仿真
本文采用 CSMC 015μm 工艺模型 , 使用 Hspice 对电路进行仿真 。
从图 7 、8 中可以看到输出缓冲级在未改进前 存在的缺陷 。图中 Vo1 、Vo2为理想状态下的输入 , Vout1 、Vout2 为输出 。图 7 中电容值取为 C1 = C2 = 011 pF , 发现其在输出为高时的保持时间很短 , 这 说明其输出驱动能力很小 。图 8 中增大了电容 C1 、 C2 的值 , 通过仿真发现 , 虽然在输出高时的输出 驱动能力有了一定的提高 , 但是仍不理想 , 而且此 时下拉到地的放电时间明显地增加 , 这严重降低了
在比较器前增加一个放大器作为预放大级可以 提高比较器增益 , 同时还能有效地消除回馈噪声 , 提高比较器的精度[425] 。本文采用了三级放大结构 , 因此不要求预放大级有大的增益 , 而是要求有较宽 的带宽 。本文选择了用二极管连接的 PMOS 负载的 差分放大器作为预放大级 , 如图 2 所示 。增加 N4 管用于控制其工作状态 , 当 clk1 为高时 N4 导通 , 放大器处于采样放大模式 ; 当 clk1 为低时 N4 断开 , 此时放大器处于断开状态 。这样既可以降低功耗还 能隔离输入端的信号对输出端 (锁存器) 的影响 , 从而提高了精度 。
本文设计了一种由预放大级 、锁存增益级及输 出缓冲级构成的新型动态比较器 。与传统的比较器 相比 , 由于采用一种新型 “预充 —求值”的动态比 较器作为输出缓冲级 , 使得整个电路都是由时钟控 制从而极大地降低了功耗 。
少为 12 位 。对于逐次逼近型 ADC , 采用精度大于 013 mV 的比较器是必须的 。 111 比较器整体结构及工作原理
当 clk1 为高 clk2 为低时 , 预放大器工作在采样 放大状态 , 输入信号通过差分放大器的预放大作用 输出到锁存比较器上 ; 锁存比较器处于采样阶段 ; 输出缓冲级 “预充 —求值”比较器处于预充 、复位 阶段 。此时的输出 Vout1 和 Vout2 被复位到高 , 这是 一个无用的 “伪”输出信号 , 通过应用 RS 触发器 的维持功能 , 这个 “伪”信号将会被 “过滤”掉 。 当 clk1 为低 clk2 为高时 , 预放大器处于关断状态 ; 锁存比较器处于正反馈放大阶段 , 通过正反馈迅速 将信号放大 ; 输出级则处于比较 、求值阶段 , 它将 前面已放大的信号放大到逻辑 “高”和逻辑 “低”。 112 预放大级
114 输出缓冲级
传统的比较器输出缓冲级一般采用自偏置差分
放大器加上一个反相器[5] , 但这种电路由于是静态
电路存在功耗大的缺点 。因此本文进行了改进 , 根
据数字电路中 “预充2求值”电路 , 提出一种动态
电路结构如图 5 所示 。当 clk1 为高 clk2 为低时 , 电 路处于预充复位阶段 , 此时 N9 、N10 、N11 及 N12
Vout ( t) =
( Vo2′-
Vo1′)
-t
et
(7)
而时间常数为
τ=
-
RC ≈ C ∝ 1 - gm R gm
WL 3 Iss
(8)
根据上式 , 为了减小时间常数加大比较器的速度 ,
一般可以采用最小尺寸的沟长 。此外还可以增大尾
电流 , 但这也会带来功耗增加以及输入共模电压范
围减小等不利因素 。经过综合考虑 , 本文取尾电流 Iss = 70μA 。
图 4 小信号等效图 Fig14 Small2signal model
分别对节点 Vo1 、Vo2列节点电流方程得到
gm1
×Vo2
+
Vo1 ro1
+
C1 s
( Vo1 -
Vo1′)
s
=0
(3)
gm2
×Vo1
+
Vo2 ro2
+

C2 s
( Vo2 -
Vo2′)
s
=0
(4)
假设两个管完全相同 , 可得
关键词 : 动态比较器 ; 正反馈 ; 差分放大器 ; 高速低功耗 中图分类号 : TN431 文献标识码 : A 文章编号 : 10032353X (2008) 1221119204
Novel High2Speed Lo w2Po wer Dynamic Comparator
Lin Wuping1 ,2 , Guo Liangquan1 ,2 , Yu Zongguang1 ,2 , Huang Zhaojun1 ,2
(11Jiangnan University , Wuxi 214000 , China ; 21 The 58th Research Institute , CETC , Wuxi 214000 , China)
Abstract : Based on preamplifier2latch theory , a new structure and high2speed low2power dynamic comparator was presented. A three2stage structure consisting of a preamplifier , a dynamic latch and an output2 buffer were adopted in this comparator. In order to realize high2speed and low2power , a new dynamic structure was used as output2buffer , which is different form traditional comparator. Based on CSMC 015 μm/ 5 V Si CMOS model , the circuit was simulated by Hspice. The results show that it can distinguish 012 mV at 100 MHz , and power consumption is only 1112 mW.
Av = -
gm2
(
1 gm1
∥ro1
∥ro2)
≈-
gm2 gm1
(1)
为了提高增益可以适当减小负载 PMOS 管的宽
长比以减小 gm1 , 但是在尾电流一定的情况下根据
萨氏饱和方程
I=
1 2
μCox
W L
( Vgs -
Vth) 2
(2)
可知减小 PMOS 的宽长比会影响其输出摆幅 ,
而这不是所希望的 。综合考虑本文取其宽长比为 6
为了解决这个问题 , 本文对电路进行了改进 , 增加了两个 PMOS 管 P5 和 P8 用于维持输出高电平 以提高输出驱动能力 , 如图 6 所示。在求值状态下 , 当 Vo1为低 Vo2为高时 , P5 管导通 , Vout2能持续输出 高 , 而此时 P8 管处于截止状态 , 不影响 Vout1输出低 电平 。相反当 Vo1为高 Vo2为低时 , P8 管导通 , 输出 Vout1保持为高 , P5 管截止 Vout2输出为低 。
图 1 给出了本文所设计比较器的电路图 。整个 比较器可以分成预放大级 、锁存增益级和输出缓冲 级三个部分 , 其中 AEN1 和 AEN2 为使能 端 , 当
1 电路结构
本文设计的比较器将用于一种误差率为 011 % 的电表计量芯片 , 要求其中的 A/ D 转换器精度至
基金项目 : 江苏省自然科学基金资助项目 (BK2007026)
∶015 (μm) 。
113 锁存增益级
如图 3 所示 , 当时钟信号 clk2 为低时 , 锁存与