集成电路特点及可靠性分析
电子科学与应用物理学院
数字集成电路的出现, 促进了电子器件更广泛的应用于工业控制、医疗卫生、航天航空、国防军事等生产和生活的各个领域。

同时，为了满足这些生产和生活各个领域发展的不断要求，设计和制造体积更小、信息处理能力更强的器件，成为未来信息技术发展的关键所在。

自1958年美国德克萨斯仪器公司(TI)发明集成电路（IC）后，随着硅平面技术的发展，二十世纪六十年代先后发明了双极型和MOS型两种重要的集成电路，它标志着由电子管和晶体管制造电子整机的时代发生了量和质的飞跃。

MOS是:金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。

由MOS管构成的集成电路称为MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC（Complementary MOS Integrated Circuit）。

目前数字集成电路按导电类型可分为双极型集成电路（主要为TTL）和单极型集成电路（CMOS、NMOS、PMOS等）。

CMOS电路的单门静态功耗在毫微瓦（nw）数量级。

CMOS发展比TTL晚，但是以其较高的优越性在很多场合逐渐取代了TTL。

以下比较两者性能，大家就知道其原因了。

1.CMOS是场效应管构成，TTL为双极晶体管构成
2.CMOS的逻辑电平范围比较大（5～15V），TTL只能在5V下工作
3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差
4.CMOS功耗很小，TTL功耗较大（1～5mA/门）
CMOS的主要特点就是功耗低。

CMOS集成电路主要应用场效应管，场效应管的互补结构使它们工作时两个场效应管通常处于一个管静止另一个管导通的状态，有由于它们采用串联连接的方式，因此电路静态功耗从理论上看基本为零。

实际上看，CMOS集成电路板的功耗并非真正为零，由于电路板的电流在传输过程中存在漏电流损耗，因此CMOS集成电路板中有少许静态功耗，据测试，单一电路的功耗值仅为17.8毫瓦，在1MHz的工作频率下，动态功耗也仅28毫瓦。

CMOS的另一个特点是它的工作电压范围宽，对电压波动性的适应能力强，无需稳压器，供电电源的体积小，方便各种应用电路板的设备使用。

目前国际上最常
用的CMOS集成电路板CC4000系列，它的供电电压为3-18V。

抗干扰能力是集成电路的一个重要参数，CMOS集成电路具有很强的抗干扰能力，它的电压噪音容限为电源电压值的46%，基本需求值为电源电压的31%，同时电源电压增加是，噪音绒线电压值将呈相应比例增加。

CMOS集成电路由于它的许多优秀的特性，因此被广泛应用于各个领域。

CMOS微处理器的发展历程较长，CMOS微处理器的特点是处理速度相对较高，对电源电压的适应能力强，更主要的是功耗低。

摩托罗拉公司很早就推出了8位的CMOS微处理器MC146805用于它的电子产品中。

英特尔公司推出的MD46802CMOS微处理器的应用更加方法，许多电子产品中都用了这款微处理器。

CMOS集成电路还被用于随机存储器，由于CMOS电路在静态时功耗几乎接近于0，这是其它存储元件无法比拟的优势，因此它也广泛应用于存储器中。

CMOS在电子计算器领域的地位是其它集成电路都无法比拟的，CMOS集成电路促进了计算器的发展，目前世界范围内计算器的年生产量达几亿台，其中绝大部分都采用CMOS集成电路技术。

同时CMOS还广泛应用于工业、军事等领域，应用实例有电子表、玩具、高速开关、通信电路、机床等等。

IC 产业的研发人员不断地提高集成电路制造的工艺水平，缩小晶体管的特征工艺尺寸，提高集成电路的集成度和性能。

从1947 年的贝尔实验室发明出晶体管打开电子时代的新纪元，到1958 年德州仪器的Jack Kilby 提出在同一衬底上集成元器件的构想，再到1962 年的第一个IC 逻辑系列TTL成功面世，以及1964 年的在尺寸约为4 平方毫米的面积上集成大约30 个管的芯片问世，到如今的英特尔已可以在尺寸为160 平方毫米的面积生产出集成14 亿个晶体管的第三代酷睿i7 四核芯片，集成电路经历了快速巨大的发展阶段。

集成电路发展的轨迹，有力的验证了摩尔定律对集成电路发展预言的正确性：集成电路上可集成的晶体管的数目，每隔18 个月就会翻一番。

现如今，数字集成电路的制造工艺已经进入纳米时代，基于Ivy Bridge 架构的酷睿i7 处理器已经到达了22nm 的工艺水平！然而，尽管晶体管特征工艺尺寸的不断降低，使得数字集成电路的性能和集成度都得到极大的提高，价格也在不断的降低，促进数字集成电路在各个领域更加广泛的应用，但是与此同时，晶体管特征工艺尺寸的减小，会造成数字集成电路的复杂度也急剧的增加，对电
路自身的可靠性造成严重的挑战。

电路可靠性的定义是指系统或者电路元器件在规定的条件下和规定的时间内，正确完成规定功能的能力。

自从数字集成电路诞生以来，对它的可靠性的研究和测试就成为IC 设计的一个重要部分。

在纳米CMOS 工艺下，电路的老化（Circuit Aging）效应对数字集成电路在其生命服役期（Service Lifetime）内的可靠性造成严重的威胁和挑战，成为影响数字集成电路可靠性诸多因素中的主要因素之一。

电路的老化效应，是由多种物理效应的作用而引起的,主要包括负偏置温度不稳定性（Negative Bias Temperature Instability，NBTI），热载流子注入（Hot CarrierInjection，HCI），以及时间相关的电介质击穿（Time-Dependent Dielectric Breakdown，TDDB）和电磁迁移（Electromigration，EM）等。

尽管这些电路老化效应产生的原因和对数字集成电路的作用都有各自的不同特点，但它们对电路造成的负面影响，多表现为老化效应的累积，并随着电路使用寿命的增长，造成电路的时延不断增加，从而不断降低数字集成电路的性能和工作频率，最终可能导致电路出现功能失效而作废。

NBTI 效应引起的老化，会造成阈值电压的升高，从而增大晶体管的导通时间，使得逻辑门的延迟增大，造成时序违规。

相关文献提出自适应电源电压调整技术，通过调整电源的电压值，增大施加给PMOS 管的电压值，从而减小因为晶体管阈值电压升高而增大的导通时间，确保电路正常的逻辑功能不受延迟增大的影响。

使用时钟频率调整的老化容忍技术，通过调整电路的工作频率，使得信号不会因为电路老化产生的延迟超过规定的采样区间，避免出现时序违规。

防止电路因为老化效应的影响出现时序违规的问题，也可以通过预留设计余量技术，如相关文献通过增加PMOS 晶体管的设计参数裕度，降低器件的导通时间，从而使电路具备更大的余量来容忍老化产生的延迟。

对于具有待机模式工作的集成电路，利用NBTI 效应的部分恢复效应，通过控制电路内部处于待机模式状态的节点的逻辑值，抑制电路PMOS 管的负偏置，减轻NBTI 效应对电路的影响，如控制节点插入技术（CPI，Control Point Insertion Technique）。

对于控制节点插入技术，通过对标准的逻辑门电路进行改造，使得它通过sleep 休眠信号控制实现改变它的输出逻辑，达到对节点逻辑值的控制，增强对电路内部节点逻辑值的控制能力。

对于同步流水电路，采用基于时序拆借的方法，利用不同路径上时序
余量不同这一特征，在路径时延增大后，借用其它相邻路径上的时序余量来增大本路径的工作时间，防止电路老化引起的时延增大造成的时序违规问题。

为了促进我国集成电路产业的发展，追赶国外IC 产业发展的步伐，国内的学者们在针对纳米CMOS 数字集成电路的抗NBTI 效应技术，也开展了大量的研究。

如台湾成功大学的Ing-Chao Lin 等，提出传输门技术（TG，Transmission Gate-BasedTechnique），通过在关键门引脚上串联一个传输门和增加一个上拉的PMOS管，实现抑制关键门经受的NBTI 效应。

还有清华大学汪玉、陈晓明等提出了基于输入向量控制（IVC，Input Vector Control）的老化恢复技术，通过预先选取出具有最小老化延迟的输入向量，在待机模式下施加给电路，减轻电路在待机模式下NBTI 效应对电路的影响，同时，为克服输入向量控制对大电路逻辑深处的内部节点控制能力弱的缺点，他们还提出使用门替换技术（GR，Gate ReplacementTechnique），通过使用标准单元库中多一个输入端的对应类型的门替换掉原始电路网表中的门，实现通过sleep 休眠信号的控制使得关键门的输入为1，抑制NBTI 效应对电路的影响。

此外，他们还基于动态电压调整技术，将电路分为两部分，老化关键路径所处的部分使用高的电压，另一部分则使用低压，以此来共同解决纳米工艺参数离散性和NBTI 效应带来的老化和功耗的问题。

中科院计算所的靳松提出采用非均匀方式施加多个控制向量（M-IVC）来抑制电路处于待机模式时由于NBTI 效应导致的老化方法。

通过求解出电路中关键门输入节点上的最佳占空比集合，修改自动测试向量生成算法来生成多个控制向量，并确定每个向量特定的施加时间，克服均匀施加方式对电路内部节点的占空比控制能力较弱的缺点，有效地抑制电路处于待机模式时的老化。

尽管CMOS 集成电路面临诸多的调整，但因其具有的优点，仍成为目前主流电路。

CMOS 集成电路应用十分广泛，这里只是简单的讨论了CMOS集成电路的部分特点及挑战，随着CMOS在生产生活中与日俱增的应用中，我们应不断研究与开发新的CMOS的应用。