纳米尺度CMOS集成电路关键技术研究分析研究课题选择数据库根据课题需求以及校园网资源情况，本课题选用下列数据库：查找中文文献信息数据库。
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确定检索式检索点：中文：题名或关键词；关键词；主题；标题；文章题目外文：检索词.中文：纳米；COMS；集成电路。
外文：Namometer；COMS；Integrated Circuit (IC)n.构建检索式。
中文：纳米AND COMS ;纳米AND 集成电路外文：Namometer AND COMS；Namometer AND IC记录检索结果利用上述数据库，使用不同的检索项进行检索，并按照课题需求，对检索结果进行判断，筛选记录切题文献。
中文文献信息检索1.中国期刊全文数据库(http://211.70.251.6/kns50)检索步骤检索过程：使用高级检索进入学校图书管——网络数据库——中国期刊全文数据库——高级检索检索结果：得到19条记录，摘录其中2篇文摘《适于纳米尺度集成电路技术的双栅/多栅MOS器件的研究》【文摘语种】中文【论文页数】起止页码：959-967【论文题名】适于纳米尺度集成电路技术的双栅/多栅MOS器件的研究【论文作者】黄如【作者专业】信息科学【授予单位】北京大学微电子学研究院【刊名】中国科学【作者单位】北京大学微电子学研究院; 北京大学微电子学研究院北京;【文献出处】中国科学(E辑:信息科学), Science in China(Series E:Information Sciences), 编辑部邮箱2008年06期期刊荣誉：中文核心期刊要目总览 ASPT来源刊 CJFD收录刊【基金】国家自然科学基金(批准号:60625403);; 国家重点基础研究发展规划(批准号:2006CB302701);; 韩国三星电子公司合作项目资助【DOI】CNKI:SUN:JEXK.0.2008-06-012【关键词】纳米CMOS器件; 双栅器件; 围栅器件【中文摘要】随着集成电路的发展,器件尺寸进入纳米尺度领域,器件性能受到诸多挑战.针对纳米CMOS器件存在的问题,从可集成性考虑,基于由上而下途径,从新型双栅/多栅器件结构角度介绍新型非对称梯度低掺杂漏垂直沟道双栅MOS器件以及新型围栅纳米线MOS器件的研制及特性分析,为下几代集成电路技术的器件研究提供良好的思路.《纳米CMOS集成电路设计技术和发展趋势》【文摘语种】中文【论文页数】起止页码：1031-1035【论文题名】纳米CMOS集成电路设计技术和发展趋势【英文篇名】Design and Development of Nano CMOS IC【论文作者】戴宇杰【刊名】中国科学【作者单位】天津南大强芯半导体芯片设计公司【文献出处】微纳电子技术, Micronanoelectronic Technology, 编辑部邮箱2007年12期【英文关键词】nanometer CMOS IC; SOC; designing technique; development trend;【DOI】CNKI:SUN:BDTQ.0.2007-12-002【关键词】纳米CMOS集成电路; 系统集成芯片; 设计技术; 发展趋势;【中文摘要】论述了日美等国纳米CMOS集成电路半导体制造工艺的现状和发展趋势,分析说明国外半导体制造技术的战略和发展状况;结合90 nm CMOS工艺设计的超大规模SOC芯片的实践,对纳米CMOS集成电路设计技术进行分析;阐述SOC设计面临的技术难题,并对今后的发展趋势进行了预测。
【英文摘要】The current situation and development of nanometer CMOS IC semiconductor manufacturing engineering in Japan,USA and other countries were investigated,and an analysis of the strategy,current technology situation of semiconductor manufacturing in these countries were made.The design technology of nano CMOS IC was illustrated,by implementing the 90 nm COMS ULS(ultra large scale) SOC.Finally,the technology problems of SOC designing were treated,and the development trend was forecast.【DOI】CNKI:SUN:BDTQ.0.2007-12-0022.中国博士学位论文全文数据库检索步骤：数据库：中国博士学位论文全文数据库检索条件：((((主题=纳米))并且(主题=集成电路))并且(摘要=纳米))并且(题名=集成电路) (精确匹配);1999-2010;相关度排序; 单库检索检索到:7条记录检索结果记录为7摘录其中2篇文摘。
《纳米尺度集成电路建模与分析方法研究》【作者中文名】陶俊;【导师】曾璇;【学位授予单位】复旦大学;【学科专业名称】微电子学与固体电子学【学位年度】2007【论文级别】博士【网络出版投稿人】复旦大学【网络出版投稿时间】2007-10-15【关键词】模拟电路行为级建模; 可制造性设计; 工艺偏差; 互连线模型降阶; 稳态分析; 随机谱方法;【英文关键词】behavioral modeling for analog circuit; DFM; process variations; model order reduction; steady-state analysis; stochastic spectral method;【中文摘要】集成电路的发展历史是集成度不断提高、器件特征尺寸不断缩小的历史。
随着制造工艺的不断进步，一方面芯片规模不断扩大，已达到数亿晶体管，原来需要多个芯片共同实现的整个电子系统已可以完成单片集成，集成电路技术正式进入了系统集成(SOC)时代。
而由于仿真时间和计算机内存的限制，传统的晶体管级仿真器无法完成对整个系统的仿真，基于行为级模型的行为级仿真则为这种混合信号电路整体芯片的验证提供了可能性。
因此，关于模拟电路单元模块的行为级建模技术已成为SOC时代研究的热点。
另一方面，目前集成电路最小尺寸已达到65纳米的技术节点，随着纳米工艺下亚波长光刻、大马士革铜互连等复杂工艺的引入，日益严重的工艺偏差造成了互连线和器件的几何参数、电学参数与设计期望值的显著偏离，从而直接导致集成电路芯片性能难以预测，引起了一系列可制造性问题。
研究工艺偏差对电路性能参数的影响是纳米工艺下实现可制造性设计的关键和难点。
本文从以上两方面出发，在模拟电路模块行为级建模和工艺偏差下的电路仿真方面提出了如下算法：(1)本文提出采用SGWD小波逼近算法建立模拟电路模块的行为级模型。
为了降低在输入信号所在区间边界处的建模误差，提出了周期性展...【英文摘要】Future high performance circuit design with technology scaling beyond 90nm will pose two major challenges for circuit analysis. Firstly, the wafer sizes increase and the remarkable evolution of VLSI technology enables the integration of the whore system on a single chip as is named as System-on-chip (SOC). However traditional simulators, such as SPICE, are too expensive in memory space and computation time to afford the simulation of the whole SOC chip on the transistor level. Consequently, it is very urgen...【DOI】CNKI:CDMD:1.2007.168592《超深亚微米CMOS集成电路功耗估计方法及相关算法研究》英文题名】Study on Power Estimation Methodology & Correlative Problem in VDSM Integrated Circuit【作者中文名】陈志强【导师】严晓浪; 吴晓波;【学位授予单位】浙江大学;【学科专业名称】电路与系统【学位年度】2006【论文级别】博士【网络出版投稿人】浙江大学【网络出版投稿时间】2006-07-12【关键词】VLSI; CMOS; 功耗估计; 泄漏功耗; 最大功耗; 遗传算法; 遗传模拟退火算法; 门控时钟; 低功耗;【英文关键词】VLSI; CMOS; Power estimation; Leakage power; Maximum power; Geneticalgorithm; Genetic-simulated annealing algorithm; Gated clock, Low power;【中文摘要】随着集成电路工艺技术的不断进步,集成电路产业已经进入深亚微米和纳米工艺时代,工艺的进步对设计方法学提出了新的挑战。
过去VLSI设计者主要关心的是面积与速度,而现在,由于现代通信类和消费类产品需求的迅速增长,尤其是便携式设备和无线设备的大量涌现都对集成电路的低功耗、高性能和小体积提出了更高要求。
功耗问题已经与面积和速度一起成了VLSI设计者关心的中心问题。
功耗分析和优化是VLSI低功耗设计问题的两大主要内容。
其中功耗分析问题主要关心的是在设计过程中不同的设计阶段均可对功耗进行准确估计,确保设计不违反设计功耗指标,增加设计成功的信心。
当前,已有不少关于平均功耗估计的方法和EDA工具,所以本文着重于研究不同逻辑电路泄漏功耗、最大功耗的估计方法以及门控时钟在低功耗设计中的应用问题。
本文的主要工作如下: 首先分析了CMOS电路功耗的组成和相应的功耗模型,总结了已有的用于功耗估计的静态方法和动态方法。