若READY信号为低电平，则表示存储器或I/O端口没有 准备就绪，CPU可自动插入一个或几个等待周期(在每个等待 周期的开始，同样对READY信号进行检查)，直到READY信 号有效为止。显而易见，等待周期的插入意味着总线周期的 延长， 这是为了保证CPU和慢速的存储器或I/O端口之间传送 数据所必须的。该信号由存储器或I/O端口根据其速度用硬件 电路产生。
6.1 8086 系统总线结构
8086 微处理器采用 40 条引脚的双列直插式封装。 为减少 引脚，采用分时复用的地址/数据总线，因而部分引脚具有两 种功能。 8086 微处理器有两种工作方式：最小方式和最大方式。
最小方式用于由单微处理器组成的小系统，在这种方式中， 由 8086 CPU直接产生小系统所需要的全部控制信号。
6.1.2 最小方式下引脚定义和系统总线结构
当MN/ MX 引脚接+5 V时， CPU处于最小工作方式， 引脚 24~31 这 8 条控制引脚的功能定义如下： 1) INTA (输出) INTA 是处理器发向中断控制器的中断响应信号。 在相邻 的两个总线周期中输出两个负脉冲。 2) ALE(输出) 地址锁存允许信号，高电平有效，当ALE信号有效时， 表示地址线上的地址信息有效。利用它的下降沿把地址信号 和 BHE 信号锁存在 8282 地址锁存器(见图 6.2和图6.3)中。
送数据(高电平)，用于控制双向收发器8286的传送方向。
5) M/ IO (输出，三态)
M/ IO 信号用于区分是访问存储器(高电平)，还是访问
I/O端口(低电平)。
பைடு நூலகம்
6) WR (输出，三态)
写信号，低电平有效。当 WR 有效时，表示CPU正在执 行向存储器或I/O端口的输出操作。
最大方式用于实现多处理器系统，在这种方式中，8086 CPU不直接提供用于存储器或I/O读写的读写命令等控制信号， 而是将当前要执行的传送操作类型编码为 3 个状态位输出，由 总线控制器 8288 对状态信息进行译码产生相应控制信号。其 余控制引脚提供最大方式系统所需的其它信息。这样，两种方 式下部分控制引脚的功能是不同的。
5) RESET(输入)
系统复位信号，高电平有效(至少保持 4 个时钟周期)。 RESET信号有效时，CPU清除IP、DS、ES、SS、标志寄存器 和指令队列为 0 及置CS为 0FFFFH。该信号结束后，CPU从存 储器的 0FFFF0H地址开始读取和执行指令。系统加电或操作 员在键盘上进行“RESET”操作时产生RESET信号。
6) READY(输入)
准备好信号，来自存储器或I/O接口的应答信号，高电平 有效。CPU在T3状态的开始检查READY信号，当READY信号 有效时， 表示存储器或I/O端口准备就绪，将在下一个时钟周 期内将数据置入到数据总线上(输入时)或从数据总线上取走数 据(输出时)，无论是读(输入)还是写(输出)，CPU及其总线控制 逻辑可以在下一个时钟周期后完成总线周期。
2. 控制总线
控制总线有 16 条引脚。其中引脚 24~31 这 8 条引脚在
两种工作方式下定义的功能有所不同，两种工作方式下公用
的 8 条控制引脚有： 1) MN/MX#} (输入) 工作方式控制线。 接+5 V时，CPU处于最小工作方式； 接地时，CPU处于最大工作方式。
2) RD#} (输出，三态) 读信号，低电平有效。RD信号有效时表示CPU正在执行 从存储器或I/O端口输入的操作。 3) NMI(输入) 非可屏蔽中断请求输入信号，上升沿有效。当该引脚输 入一个由低变高的信号时，CPU在执行完现行指令后，立即 进行中断处理。CPU对该中断请求信号的响应不受标志寄存 器中断允许标志位IF状态的影响。 4) INTR(输入) 可屏蔽中断请求输入信号，高电平有效。当INTR为高电 平时，表示外部有中断请求。CPU在每条指令的最后一个时 钟周期对INTR进行测试，以便决定现行指令执行完后是否响 应中断。CPU对可屏蔽中断的响应受中断允许标志位IF状态的 影响。
电路， 两组数据引脚是对称的。A7~A0用于输入，B7~B0用于
输出；也可以反方向传送，即B7~B0用于输入，A7~A0 用于输 出。输出允许引脚 OE 决定是否允许数据通过8286， 发送引 脚T控制数据的流向。
当 OE 为高电平时，8286 在两个方向上都不能传送数 据。 当 OE 为低电平且T为高电平时，A7~A0 为输入；而
第 6 章 微处理器 8086 的总线结构和时序 6.1 8086 系统总线结构 6.2 8086 系统总线时序
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第 6 章 微处理器 8086 的总线结构和时序
微处理器的外部结构表现为数量有限的输入输出引脚， 这些引脚构成了微处理器级总线。
微处理器通过微处理器级总线和其它逻辑电路连接组成
在 8086 系统中，由于CPU采用分时复用的地址/数据总线， 而在执行对存储器读写或对I/O设备输入输出的总线周期中，
要求地址信息一直保持有效。
因此总线控制逻辑还必须完成对分时复用的地址/数据总
线中地址信息的锁存，以实现地址总线和数据总线的分离。
CPU和总线控制逻辑中信号的时序是由系统时钟信号控 制的。8086 CPU通过总线对存储器或I/O接口进行一次访问所 需的时间称为一个总线周期， 基本的总线周期包括 4 个时钟 周期。
3) DEN(输出，三态) 数据允许信号， 低电平有效。 当 DEN 信号有效时，表
示CPU准备好接收和发送数据。 如果系统中数据线接有双向
收发器8286(见图 6.2和图 6.4)， 该信号作为 8286 的选通信号。 4) DT/ R (输出，三态)
数据收/发信号，表示CPU是接收数据(低电平)， 还是发
6.2 中 3 片 8282 的数据输入端分别和 8086的AD0~AD15,
A16/S3~A19/S6#, BHE 相连，输出为A0~A1920 条地址线和
BHE 控制线。
3 片8282的STB端与 8086 的地址锁存允许信号ALE相连。 在不用DMA控制器的 8086 单处理器系统中，8282的 OE 引 脚接地。 8282 锁存器输出的地址总线A0~A19称为系统地址 总线。 74LS373 八位锁存器也可实现 8282 的上述功能。
7) TEST (输入) 测试信号，低电平有效。当CPU执行WAIT指令的操作 时，每隔 5 个时钟周期对TEST 输入端进行一次测试， 若为 高电平， 则CPU继续处于等待状态。 直到 TEST 出现低电平
时， CPU才开始执行下一条指令。
8)
BHE /S7(输出， 三态)
它也是一个分时复用引脚。 在总线周期的T1状态输出 ， BHE
据总线上发送地址信息期间， 论是读周期还是写周期，加在
端上的 信号均为高电平(见 6.2 节总线周期时序)，使 8286 DEN 呈高阻状态， 阻止地址信息通过 8286 进入系统数据总线。
只有当CPU撤消地 址/数据总线上的地址信息之后，信

WR 在 8086 最小方式下，M/ IO , RD 和 的组合根据表 6.3 决定传送类型。
图 6.2 给出了一个典型的 8086 最小方式系统的系统总线 结构。图中地址的锁存是通过三态输出的 8 位数据锁存器Intel
8282 完成的。8282 锁存器的引脚图和内部逻辑如图 6.3 所示。
在总线周期其它Ｔ状态，输出状态信息． S6始终为低电平． S5是标志存器(即PSW)的中断允许标志位IF的当前状态； S4和S3用来指示当前正在使用的段寄存器，如表 6.1 所示。
为了使地址信息在总线周期的其它T状态仍保持有效，
总线控制逻辑必须有一个地址锁存器，把T1状态输出的20 位 地址进行锁存。
6.1.1 两种工作方式公用引脚定义
引脚构成了微处理器级总线，引脚功能也就是微处理器级
总线的功能。
在 8086 CPU的 40 条引脚中，
引脚1 和引脚 20(GND)为接地端； 引脚 40(VCC)为电源输入端，采用的电源电压为+5 V±10%； 引脚 19(CLK)为时钟信号输入端。时钟信号占空比为 33%时是 最佳状态。最高频率对 8086 为 5 MHz， 对 8086—2 为 8 MHz， 对 8086—1为 10 MHz。 其余 36 个引脚按其功能来分，属地址/数据总线的有 20 条引
在小型单板机中，AD0~AD15可直接用作数据线。在多数
情况下，一个系统有多个接口，那么在数据线上就需要使用 驱动器和收发器。这样，不仅可以简化对接口的要求，而且
可提高数据线驱动能力和承受电容负载的能力。图 6.2 中的
收发器方框中所用的集成电路是Intel 8286 收发器。8286 收发 器的引脚图和内部逻辑如图 6.4 所示。8286 有 8 路双向缓冲
7) HOLD(输入)
HOLD是系统中其它总线主控设备向CPU请求总线使用权 的总线申请信号，高电平有效。CPU让出总线控制权直到这个 信号撤消后才恢复对总线的控制权。 8) HLDA(输出)
HLDA是CPU对系统中其它总线主控设备请求总线使用权 的应答信号，高电平有效。当CPU让出总线使用权时，就发出 这个信号，并使微处理器所有具有三态的引脚处于高阻状态， 与外部隔离。
脚，属控制总线的有 16 条引脚。 具体定义分述如下。
1. 地址/数据总线 8086 CPU有 20 条地址总线，16 条数据总线。为减少引
脚，采用分时复用方式，共占 20 条引脚。
AD15~AD0(输入/输出，三态)为分时复用地址/数据总线。
当执行对存储器读写或在I/O端口输入输出操作的总线周期的T
在总线周期的其它T状态输出S7。S7指示状态，目前还没有定
义。 BHE信号低电平有效。 BHE 有效表示使用高 8 位数据线AD15}~AD8；否则只使用 低 8 位数据线AD7~AD0。 BHE和地址总线的A0状态组合在一起 表示的功能如表 6.2 所示。同地址信号一样， BHE 信号也需要 进行锁存。