第八章集成触发器与时序逻辑电路习题一一、选择题1.N个触发器可以构成能寄存位二进制数码的寄存器。

A.N-1B.NC.N+1D.2N2．在下列触发器中，有约束条件的是。

A.主从J K F/FB.主从D F/FC.同步R S F/FD.边沿D F/F3．一个触发器可记录一位二进制代码，它有个稳态。

A.0B.1C.2D.3E.44．存储8位二进制信息要个触发器。

A.2B.3C.4D.85．对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。

A.0B.1C.QD.Q6．对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T=。

A.0B.1C.QD.Q7．对于D触发器，欲使Q n+1=Q n，应使输入D=。

A.0B.1C.QD.Q8．对于J K触发器，若J=K，则可完成触发器的逻辑功能。

A.R SB.DC.TD.Tˊ9．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入端。

A.J=K=0B.J=Q,K=QC.J=Q,K=QD.J=Q,K=0E.J=0,K=Q10．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入端。

A.J=K=1B.J=Q,K=QC.J=Q,K=QD.J=Q,K=1E.J=1,K=Q11．欲使J K触发器按Q n+1=0工作，可使J K触发器的输入端。

A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=1E.J=K=112．欲使J K触发器按Q n+1=1工作，可使J K触发器的输入端。

A.J=K=1B.J=1,K=0C.J=K=QD.J=K=0E.J=Q,K=013．欲使D触发器按Q n+1=Q n工作，应使输入D=。

A.0B.1C.QD.Q14．下列触发器中，克服了空翻现象的有。

A.边沿D触发器B.主从R S触发器C.同步R S触发器D.主从J K触发器15．下列触发器中，没有约束条件的是。

A.基本R S触发器B.主从R S触发器C.同步R S触发器D.边沿D触发器16．描述触发器的逻辑功能的方法有。

A.状态转换真值表B.特性方程C.状态转换图D.状态转换卡诺图17．为实现将J K触发器转换为D触发器，应使。

A.J=D,K=DB.K=D,J=DC.J=K=DD.J=K=D18.边沿式D触发器是一种稳态电路。

A.无B.单C.双D.多二、判断题（正确打√，错误的打×）１． D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。

（）２． R S触发器的约束条件R S=0表示不允许出现R=S=1的输入。

（）３．同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。

（）４．主从J K触发器、边沿J K触发器和同步J K触发器的逻辑功能完全相同。

（）５．若要实现一个可暂停的一位二进制计数器，控制信号A=0计数，A=1保持，可选用T触发器，且令T=A。

（）６．由两个T T L或非门构成的基本R S触发器，当R=S=0时，触发器的状态为不定。

７．对边沿J K触发器，在C P为高电平期间，当J=K=1时，状态会翻转一次。

（）三、填空题1．触发器有个稳态，存储8位二进制信息要个触发器。

2．一个基本R S触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S=且R=的信号。

3．触发器有两个互补的输出端Q、Q，定义触发器的1状态为，0状态为，可见触发器的状态指的是端的状态。

4．一个基本R S触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是。

5．在一个C P脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的，触发方式为式或式的触发器不会出现这种现象。

答案：一、选择题1．B2．C3．C4．D5．BD6．AD7．C8．C9．ABDE10．ACDE11．BCD12．BCE13． D14．ABD15． D16．ABCD17． A18． C二、判断题1.×2.√3.√4.√5.×6.×7.×三、填空题1．2 82．0 03．Q=1、Q=0Q=0、Q=1Q4．R S=05．空翻主从式边沿式习题二一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。

A.工作速度高B.触发器利用率高C.电路简单D.不受时钟C P控制。

2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。

A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是。

A.变量译码器B.加法器C.数码寄存器D.数据选择器4.N个触发器可以构成最大计数长度（进制数）为的计数器。

A.NB.2NC.N2D.2N5.N个触发器可以构成能寄存位二进制数码的寄存器。

A.N-1B.NC.N+1D.2N6．五个D触发器构成环形计数器，其计数长度为。

A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者。

A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421B C D码计数器至少需要个触发器。

A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。

A.2B.3C.4D.810．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。

A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。

A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。

A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100K H Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。

A.10μSB.80μSC.100μSD.800m s14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。

A.J =A B ，K =B A +B.J =A B ，K =B AC.J =B A +，K =A BD.J =B A ，K =A B15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。

A.3B.4C.5D.1016．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。

A.2B.3C.4D.10四、判断题（正确打√，错误的打×）1．同步时序电路由组合电路和存储器两部分组成。

（ ）2．组合电路不含有记忆功能的器件。

（ ）3．时序电路不含有记忆功能的器件。

（ ）4．同步时序电路具有统一的时钟CP 控制。

（ ）5．异步时序电路的各级触发器类型不同。

（ ）6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。

（ ）7．环形计数器如果不作自启动修改，则总有孤立状态存在。

（ ）8．计数器的模是指构成计数器的触发器的个数。

（ ）9．计数器的模是指对输入的计数脉冲的个数。

（ ）10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。

（ ）11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级触发器来实现其电路，则不需检查电路的自启动性。

（ ）12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。

（ ）13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。

（ ）14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是短暂的过渡状态，不能稳定而是立刻变为0状态。

（ ）五、填空题1．寄存器按照功能不同可分为两类： 寄存器和 寄存器。

2．数字电路按照是否有记忆功能通常可分为两类：、。

3．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。

4．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。

答案：四、选择题1．A2．D3．C4．D5．B6．A7．B8．B9．B10． D11． D12． A13． B14．AB15． A16． C五、判断题1.√2.√3.√4.√5.×6.×7.√8.×9.× 10.×11.√ 12.× 13.× 14.√六、填空题1．移位数码2．组合逻辑电路时序逻辑电路3．44．同步异步。