电平触发— 在CP=1 时,控制端R、S的电 平(1或0)发生变化时, 输出端状态才改变
CP R S Q n+1 说明
1 1 1 1 0 0 0 0 1 1 0 1 1 Qn 1 0 保持 置1 清0
不定 避免 Qn 保持
用途: D触发器和J-K触发器的内部电路
钟控RS触发器
Q Q
同步R-S触发器
维持阻塞型D触发器的引脚功能(续)
功能表
Q Q CP Q n+1 D
RD D
SD CP 功能表说明： 在CP上升沿时，Q等于D；
触发方式: 边沿触发 (时钟上升沿触发)
在CP高电平、低电平和下降沿 时，Q保持不变
时钟下降沿触发的维持阻塞型D触发器 功能表 Q Q CP Q n+1
D RD D
SD CP 功能表说明：
R S
Q
Q
基本 R-S触发器
逻辑符号： 高电平 由于该触发器的触发信号是高电平 有效 有效，因此在逻辑符号的输入端处没 Q Q 有小圆圈。
R S
波形图
R S
Q
Q
基本 R-S触发器
（1）有两个互补的输出端，有两个稳定的状态。
基本触发器的特点总结：
（2）有复位（Q=0）、置位（Q=1）、保持原状态三
难免有不符合输入约束条件的信号 能否改进？
3.2.2 D触发器
1. 时钟控制电平触发的D触发器
Q & RD Q & SD
同步D触发器
CP R S Q n+1 说明
1 1 1 1 0 0 0 0 1 1 0 1 1 Qn 1 0 保持 置1 清0
& R
1 CP
&
不定 避免 Qn 保持
S D
其他两种情况不会出现
Q n+1
功能表
J K Qn Qn+1 功能
0 0 0 0
0 0 1 1
0 1 0 1
0 1 0 1
0 1 0 0
1 1 1 0
保持
输出状态 同J状态 输出状态 同J状态 Qn=Qn
J 0 1
KQ n 00 0 1
01 1 1
11 0 0
10 0 1
1 0 1 0 1 1 1 1
Q n1 J Q n KQ n
1 0 1 0 1 1 1 1
0 0 1 1
0 1 0 1
0 × 1 × × 1 × 0
T触发器 T触发器
T触发器特性方程：
功能表
Qn1 TQn TQn T Qn
T触发器的功能表
T 0 1
Qn1 Qn
T
0 0 1 1
Qn
0 1 0 1
Qn+1
0 1 1 0
功能
Qn+1= Qn
Qn
次态Qn+1的卡诺图
n RS
Q 0 1 00 × × 01 0 0 11 0 1 10 1 1
基本 R-S触发器
特性方程
n 1 n n Q ( S ) R Q S R Q 约束条件 R S 1
触发器的特性方程就是触发器次态Qn+1 与输入及现态Qn之间的逻辑关系式
在CP下降沿时，Q等于D；
在CP高电平、低电平和上升沿
时，Q保持不变
已知维持—阻塞D触发器的输入波形， 画出输出波形图。
解：在波形图时，应注意以下两点： （1）触发器的触发翻转发生在CP的上升沿。
RD
Q
Q
SD D CP
（2）判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。
1
2
3
4
5
CP D
逻辑符号
Q
C Q
Q
C
Q
负沿触发
正沿触发
维持阻塞型D触发器的引脚功能
符号 Q Q
Q、Q 输出端，Q的小圈
表示是反相输出端 ,
即Q总是与Q相反 RD D
D数据 输入端 SD CP RD 直接清0端(复位端) R=0,S=1时,Q=0 SD 直接置1端(置位端) CP时钟 脉冲 R=1,S=0时,Q=1 小圈 表示低电平有效
结构形式
触发方式
同步触发器 主从触发器 边沿触发器和维持阻塞触发器
3.1.1基本 R-S触发器
功能及其逻辑符号
Q
(reset-置0） (set-置1）
Q
RD 0
SD 1
Q 0
Q 1(复位)
R S
1
1
0
1
1
0(置位)
低电平有效
保持原状
0
0
不确定
基本 R-S触发器
特性表（真值表）
原之现 来前态 的的： 稳状触 定态发 状，器 态也接 。就收 是输 触入 发信 器号
第三章 时序逻辑电路
3.1 触发器（flip flop)
双稳态触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。
所以，触发器可以记忆1位二值信号。
触发器的分类
逻辑功能 RS触发器 D触发器 JK触发器 T触发器
G3 &
CP
&
G4
R
CP
S
同步R-S触发器 触发器功能表
Q Q
CP R S Q n+1 说明
1R C1 1S CP
1 1 1 1 0
0 0 0 1 1 0 1 1
Qn 1 0
保持 置1 清0
不定 避免 Qn 保持
R、S 控制端
CP: 时钟脉冲
(Clock Pulse)
同步R-S触发器
时钟控制电平触发的R-S触发器(续) 时钟控制 —只 有CP=1时,输 出端状态才能 改变
Q
Q
R
Q
Q
R-S触发器
Q Q
Q Q
R
S
1R C1 1S CP
n 1 n n Q ( S ) R Q S R Q 约束条件 R S 1
n 1 n Q S RQ R S 0 约束条件
CP=1期间有效
触发器的输入有约束条件 麻烦！
种功能。 （3）R为复位输入端，S为置位输入端，可以是低电 平有效，也可以是高电平有效，取决于触发器的结 构。 （4）由于反馈线的存在，无论是复位还是置位，有 效信号只需要作用很短的一段时间，即“一触即
发”。
数字系统中为了协调各部分的 动作，要求某些触发器于同一 时刻动作，为此必须引入？
同步信号
只有在同步信号 到来的时候才能 改变状态
时钟脉冲
Clock pulse
CP: 时钟脉冲
(Clock Pulse)
同步触发器
Q
Q
RD D
SD CP
结构简单、速度快。 只要CP存在就可以翻转，容易造成 空翻。
CP
D
Q
次翻转的现象叫做空翻。
在一个时钟脉冲周期中，触发器发生多
空翻
各触发器的同步工作如何更可靠？
一个脉冲来了，触发器的输出至多翻转一次！
RD
0
0
不确定
RD=0同时SD=1时, Q=0。故RD称为复位端,或称为清0端
基本 R-S触发器
R-S触发器真值表 RD
Q 0 & 1 RD 1 0 SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q
1 &
0 1
1 0
0
1
0
保持原状
不确定
SD
SD=0同时RD=1时, Q=1。故SD称为置位端,或称为置1端
基本 R-S触发器
R-S触发器真值表 1
Q
&
Q 0 & 0 1 1 SD
RD 0
SD 1
Q 0
Q
1(复位)
1
1
0
1
1
0(置位)
1
保持原状
RD
0
0
不确定
指R、S从01或10变成11时,输出端状态不变
基本 R-S触发器
R-S触发器真值表
RD 0
1 1 1 0 0
SD 1
0 1 0
Q
Q
Q
1 & 0 1 RD
R S
0 0 0
Qn
0 0 1 0 1 0 1 0 1
Q n 1
不用 不用 0 0 1 1 0 1
功能 不允许
0 1 0 1 1 0 1 0 1 1 1 1
Q n 1 0
Q n 1 1
置0
Q n 1 Q n
保持
置1
之次 后态 所： 处触 的发 新器 的接 稳收 定输 状入 态信 。号
JK触发器
JK触发器
JK触发器
JK触发器有两个输入控制端J、 K，它的功能最完善 功能表
J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1
J 置位 K clean
逻辑符号
Q
Q
R DK C J S D
Qn
JK触发器
3．JK触发器逻辑功能的几种表示方法
(1）功能表：
JK触发器
（2）特性方程：
基本 R-S触发器
基本的R-S触发器 组成：用2个与非门(或或非门)构成
Q
&
Q &
Q, Q 输出端
RD
RD— RESET 直接复位端
SD
S D— SET
直接置位端
基本 R-S触发器