verilog模块例化实例
以下是一个Verilog模块的实例化示例：
假设有一个简单的4位加法器模块（add4）, 输入包括两个4位数（a和b），输出为一个5位数（sum）。

现在我们希望实例化这个模块来构建一个8位的加法器。

module add4 (
input [3:0] a,
input [3:0] b,
output [4:0] sum
);
assign sum = a + b;
endmodule
现在，我们可以在一个顶层模块中实例化这个add4模块，并将其连接起来。

module top_module (
input [7:0] a,
input [7:0] b,
output [8:0] sum
);
wire [3:0] a_part;
wire [3:0] b_part;
wire [4:0] sum_part;
// 实例化add4模块，并将连接输入和输出
add4 add4_1 (.a(a[3:0]), .b(b[3:0]), .sum(sum_part[3:0]));
add4 add4_2 (.a(a[7:4]), .b(b[7:4]), .sum(sum_part[7:4]));
// 连接add4模块的输出
assign sum = {sum_part[7:4], sum_part[3:0]};
endmodule
在顶层模块中，我们首先定义了一些中间信号（a_part，b_part和sum_part），它们用于连接不同的add4模块。

然后，我们实例化了两个add4模块（add4_1和add4_2），并将它们的输入和输出连接起来。

最后，我们通过连接sum_part的高4位和低4位，得到了最终的8位和。