FTU硬件详细设计说明书产品线：配电终端产品类别：产品型号：产品版本：批准：审核：初审：编写：1.引言 (4)1.1.前言 (4)1.2.文档术语 (4)1.3.参考文档 (4)2.开发环境 (4)3.硬件详细设计 (5)3.1.系统架构 (5)3.2.主板 (5)3.2.1.主板硬件框图 (6)3.2.2.模块1：CPU核心板 (6)3.2.3.模块2：时钟模块 (18)3.2.4.模块3：无线通讯 (19)3.2.5.模块6 以太网接口 (24)3.2.6.RS232/RS485电路 (26)3.2.7.SD卡模块电路 (27)3.2.8.直流量采集模块 (28)B HOST接口 (30)3.3.遥控遥信板 (31)3.3.1.硬件框图 (31)3.3.2.遥信电路模块 (31)3.3.3.遥控电路模块 (33)3.4.遥测板 (34)3.4.1.遥测板框图 (34)3.4.2.遥测电路模块 (34)3.4.3.电源模块 (38)3.4.4. (40)3.4.5.元器件总成本： (40)3.5.硬件测试方法 (40)4.FPGA逻辑设计 (41)4.1.子板逻辑 (41)4.1.1.架构概述 (42)4.2.主板逻辑 (44)5.结构工艺设计 (45)5.1.外观设计................................................................................... 错误!未定义书签。
5.1.1.外形结构........................................................................... 错误!未定义书签。
5.1.2.铭牌................................................................................... 错误!未定义书签。
5.1.3.终端内部结构................................................................... 错误!未定义书签。
5.2.组屏方案................................................................................... 错误!未定义书签。
5.3.其他........................................................................................... 错误!未定义书签。
5.4 (45)1.引言1.1. 前言1.2. 文档术语1.3. 参考文档2.开发环境硬件设施：普通个人PC软件：protel99 seCadence 16.33. 硬件详细设计3.1. 系统架构AD 采集板X4遥信遥控板X4主板 X1电源板 X13.2. 主板3.2.1.主板硬件框图3.2.2.CPU核心板3.2.2.1. 功能：保存各种数据，参数设置等其他需要保存的数据及给各功能模块提供逻辑接口。
3.2.2.2. 接口描述：32位RISC嵌入式ARM9+DSP内核CPU：OMAPL138ZWT，通过内置DDR2/mDDR控制器接口外扩1片32M/16位或64M/16 位DDR2 SDRAM：MT47H32M16HR/MT47H64M16HR；通过内置外部存储器接口（EMIFA）外扩1片128MBytes NandFLASH：MT29F1G08ABAEAWP-IT和一片FPGA: ALTERA EP3C25F256;通过内部集成的网络接口控制一片网络芯片：LAN8720A；CPU通过一个PWM口作为看门狗的定时喂狗信号来控制CPU的复位脚；此外，CPU核心板把CPU内部集成的外设接口（例如USB、UART、IIC、SPI、MMC/SD 等）和GPIO口及FPGA的LVDS口引出到核心板接口上供其他功能模块接口使用。
3.2.2.3. 设计原理：1）DDR2因OMAPL138ZWT内部集成的RAM 较小，需外扩一片RAM，可利用芯片内置的DDR2/mDDR控制器接口外扩一片32M或64 M容量的DDR2 SDRAM：MT47H32M16HR 或MT47H64M16HR接口如Figure 15-19所示，引脚定义如Table 15-1所示；为满足信号完整性要求，需要在信号线进行端接处理。
因只接了一片DDR芯片所以采用串行端接，原理图如下：CPU_DDR_DQ6CPU_DDR_DQ7CPU_DDR_DQ8CPU_DDR_DQ9CPU_DDR_DQ10CPU_DDR_DQ11CPU_DDR_DQ12CPU_DDR_DQ13CPU_DDR_DQ0CPU_DDR_DQ14CPU_DDR_DQ1CPU_DDR_DQ2CPU_DDR_DQ3CPU_DDR_DQ4CPU_DDR_DQ15CPU_DDR_DQ5CPU_DDR_A12CPU_DDR_A0CPU_DDR_A1CPU_DDR_A2CPU_DDR_A3CPU_DDR_A4CPU_DDR_A5CPU_DDR_A6CPU_DDR_A7CPU_DDR_A8CPU_DDR_A9CPU_DDR_A10CPU_DDR_A11R510402-27R±1%R270402-27R±1%R530402-27R±1%R520402-27R±1%R540402-27R±1%R550402-27R±1%R560402-27R±1%R570402-27R±1%R580402-27R±1%R590402-27R±1%R600402-27R±1%R610402-27R±1%R650402-27R±1%CPU_DDR_CSn5CPU_DDR_CLKP 5CPU_DDR_CLKN5CPU_DDR_WEn 5CPU_DDR_DQS15CPU_DDR_RASn 5CPU_DDR_CASn 5CPU_DDR_DQM15CPU_DDR_DQS05CPU_DDR_CKE 5CPU_DDR_DQM05CPU_DDR_A[0:13]5CPU_DDR_BA[0:2]5R690402-27R±1%R700402-27R±1%R710402-27R±1%CPU_DDR_BA0CPU_DDR_BA2CPU_DDR_BA1R10402-27R±1%MT47H32M16HR MT47H64M16HR DDR2 SDRAM U2A0M8A1M3A2M7A3N2A4N8A5N3A6N7A7P2A8P8A9P3A10M2BA0L2ODTK9DQ0G8DQ1G2DQ2H7DQ3H3DQ4H1DQ5H9DQ6F1DQ7F9UDQS B7UDQS A8LDMF3VDD J9VDD M9VDDL J1VREF J2VDDQ E9VSS A3VSS E3VDDQ A9VDD E1RFU1A2RFU2E2CKE K2CK J8CK K8CAS L7RAS K7WE K3CS L8VDDQ C3VDDQ C7VDDQ C9VSSQ D8VSSQ E7VSSQ F2VSSQ F8VDD A1VSS J3A11P7BA1L3A12R2BA2L1VSS N1VSSDLJ7VSSQ B2RFU3R3DQ8C8DQ9C2DQ10D7DQ11D3DQ12D1DQ13D9DQ14B1DQ15B9VDD R1VDDQ G1VDDQ G7VDDQ G9VSS P9VSSQ D2VSSQ A7VSSQ B8VSSQ H2VSSQ H8VDDQ G3VDDQ C1UDM B3LDQS E8LDQS F7RFU4R7RFU5R8R30402-27R±1%R20402-27R±1%R50402-27R±1%R40402-27R±1%R70402-27R±1%R60402-27R±1%R90402-27R±1%R80402-27R±1%R100402-27R±1%R110402-27R±1%VCC_3V3D1,2,3,5,6GND 1,2,3,5,6R120402-27R±1%R130402-27R±1%1V8_LDO 1,3R140402-27R±1%R150402-27R±1%R160402-27R±1%DDR2_D0DDR2_D3DDR2_D2DDR2_D1DDR2_D4DDR2_D7DDR2_D6DDR2_D5DDR2_D8DDR2_D11DDR2_D10DDR2_D9DDR2_D12DDR2_D15DDR2_D14DDR2_D13DDR2_D1DDR2_D0DDR2_D3DDR2_D2DDR2_D5DDR2_D4DDR2_D7DDR2_D6DDR2_D9DDR2_D8DDR2_D11DDR2_D10DDR2_D13DDR2_D12DDR2_D15DDR2_D14DDR2_A1DDR2_A0DDR2_A3DDR2_A2DDR2_A5DDR2_A4DDR2_A7DDR2_A6DDR2_A9DDR2_A8DDR2_A11DDR2_A10R170402-27R±1%R180402-27R±1%R190402-27R±1%R200402-27R±1%R210402-27R±1%R220402-27R±1%R230402-27R±1%R240402-27R±1%R250402-27R±1%DDR2_DQM1DDR2_DQM0DDR2_CAS DDR2_RAS DDR2_DQS1DDR2_DQS0DDR2_SDCK DDR2_SDCKE DDR2_SDWE DDR2_NSDCKR280402-27R±1%R260402-27R±1%DDR2_NCS1DDR2_A12DDR2_BA2DDR2_BA1DDR2_BA0DDR2_SDCKE DDR2_CASDDR2_NCS1DDR2_NSDCK DDR2_SDCK DDR2_DQS1DDR2_SDWE DDR2_RASDDR2_DQS0DDR2_DQM0DDR2_DQM1EBI_A15C1C2C3C4C5C6C7C8C9C10C11C12C13C14C15C16DDR_VREFVCC_1V8DC170402-100nF±10%R1231K /1% 1/10WVCC_1V8DDDR_VREF1R1241K /1% 1/10WC1190402-100nF±10%C1360402-100nF±10%R800402-27R±1%CPU_DDR_A13CPU_DDR_A[0:13]5CPU_DDR_D[0:15]2）NANDFLASH因OMAPL138ZWT 内部集成的ROM 较小，需外扩一片NANDFLASH ，可利用芯片内置的EMIFA 接口外扩一片1Gb 或2Gb 容量的 NANDFLASH ： MT29F1G08ABAEAWP-IT 或MT29F2G08ABAEAWP-IT 。