一种雷达回波信号模拟器的设计与实现 文章编号：１０－ ２ （０４ Ｓ － ５－ ００ ８９ ０ ） ０ ３ ３ ８ ２ Ｏ０ ０
一种雷达回波信号模拟器的设计与实现
Ｒ ｃ ｉ ｇ ｉ ａ Ｄ ｓ ｎ Ｉｐ ｍ ｎ ｔ ｏａ ｄ ｒ ｏ ｎ ｌ ｕ ｔｒ ｅｉ ａｄ ｌ ｅｔ ｉ ｆ ａ ａ Ｅ ｈ Ｓ ａＳｍ ｌｏ ｇ ｎ ｍ ｅ ａｏｎ
ｓｓ ｍ； Ｇ ｙｔ ｅ Ｆ Ａ Ｐ

出 信号还可设定为 Ｔ ， Ｓ 种形式， Ｔ Ｌ Ｌ Ｄ 等多 Ｖ 实现了 Ｏ （ ｓｍ Ｓ Ｃ ｔ ｓｅ ｙ ｏ ｃｐ。 ｎ ） 此外， Ｐ Ａ 有开发周期短， 具 ｈ ｉ ＦＧ 还 并 有在线 可重 路中
复编程的功能。因此，本系统采用一片ＦＧ 来实现。 ＰＡ
然后确定从输入信号到输出信号要经过的处理流程。输入 的一帧信号，应首先经过一数据分流器，将第一个表示延迟时 间长度的数据存入到控制延迟时间长度的计数器的计数长度寄 存器中， 再把 ４ 个浮点 目 ０ 标回波数据经过一个浮点数变定点数 转换器变成定点数。以利于后边的计算， 然后把这 ４ 个定点数 ０ 据与 ４ 个符合一定信噪比的噪声数据和 ４ ０ ０个符合一定功率普 密度的杂波数据相加，即作数据合成。噪声是由噪声发生器产 生的一路噪声， 经一乘法器， 乘以代表某信噪比的系数得到的； 杂波是由噪声发生器产生的另一路噪声，经 ＦＲ滤波器，得到 Ｉ 的符合一定功率谱密度的杂波。 输出数据经过前述的延迟时间， 就可以被输给 ＤＡ 转换器了。另外，由于输入数据是从 Ｃ Ｃ ／ ＰＩ 母板的Ａ Ｓ２１０ ｉ Ｄ Ｐ １６ 的ｌ ｋ口传到系统的， ｉ ｎ 而ｌｋ口只有 ８ ｎ 位宽， 所以， 传输一个 犯 位数据需分４ 次。因此， 本系统的输入端还 有一个数据打包模块， 把从 Ａ Ｓ２１０ ｉ 连续传来的４ Ｄ Ｐ １ 的ｌｋ口 ６ ｎ 个８ 位数据拼成一个 犯 位数据。 另外，母板的控制命令经Ｐ ＩＩ Ｐ Ｉ 传至本系统的 Ｃ ，线由 Ｃ接口 ＇ 控制模块，由控制模块变成相应的控制命令，协调各个模块的 工作。 下级处理机反馈的控制信号， 状态信号也经ＡＤ ／转换电路 或其他通路进入命令缓存器， 再经Ｐ Ｉ Ｃ接口模块传给母板。 系统 的总体结构如图２ 所示。
处理器做数据合成计算，由于软件算法在执行时顺序性，限制
总系统设计
首先，明确输出信号、输入信号的种类、波形；对输入信 号做何种处理才能得到输出信号。
《 测控技术》２０ 年第 ２ 卷增刊 ０４ ３
ＦＰ ＧＡ
ＬＦ Ｔ ！ 延 ＰＯ Ｕ 迟１
Ｄ／ ＯＵＴ Ａ
延迟 ２
Ｓ ＹＳ ＵＴ Ｏ
定点数
Ｓ ＹＳ Ｉ Ｎ
ＮＯＩ Ｅ Ｓ Ｉ Ｎ
图 １ 从输出信号推导输入信号
模拟器的输出信号即如图 １ Ｐ 的Ｌ Ｆ的输出信号，它是在每 个Ｐ Ｆ的上沿后延迟一定的时间发出的，这是因为目 Ｒ 标与雷达 间存在的距离，使雷达在每个 Ｐ Ｆ脉冲后的 ｔ ２Ｉ） Ｒ （ ＲＣ时间后， ＝ 才能收到目 标回波幅度信息。由此可推得 ＤＡ的输出波形，进 ／ 而可以推得 ＤＡ的输入， ／ 也即本系统的输出， 它是 ４ 个含有噪 ０ 声和杂波信息的 １ 位定点数， ６ 以供给后级的ＤＡ转换器 （ ／ 因为 ＤＡ转换器只能接受定点数） ／ 。由于本系统的输出含有 ４ 个信 １ 息，即一个延迟时间长度信息，４ 个含有噪声和杂波的目 ０ 标回 波幅度信息，则本系统应当在每个 Ｐ Ｆ上沿后输入 ４ 个目 Ｒ １ 标 信息的数据和 ４ 个噪声与 ４ 个杂波数据。其中目 ０ ０ 标数据的第 一个是延迟时间长度， ４ 个目 后 ０ 标数据是表示目 标回波幅度的 ３ 位浮点数。噪声和杂波信号也是输入信号，但它们是由片内 ２ 的噪声发生器的两路相互独立的噪声输出经处理后产生的。噪 声输入信号应符合要求的信噪比，杂波输入信号应符合一定的 功率谱密度。 Ｒ Ｐ Ｆ也是输入信号， 它的频率是 １０ ｚ 脉宽是 ０ｋ ， Ｈ
文献［ 和文献［ 对模拟器的系统构成、 ［ 中 １ ］ ２ １ 数据合成等作了 较详细的描述，但它的噪声／ 杂波数据是由Ｐ Ｃ机产生的，不能
满足实时性要求。 本系统采用 ｉ ＸｌＸ 的 Ｆ Ｇ －ｉｅＨ ０ Ｖｒ ｘ 系列 ｉ ｎ Ｐ ＡＶｒ ｘ ５ ． ｅＨ ｔ ０ ｉ ｔ ＦＧ Ｐ Ａ是高性能、高密度、低功耗的可编程逻辑器件。它有 ５ ０ 万个逻辑门，５６ Ｂ的 Ｂ Ａ ７Ｋ Ｒ Ｍ， 个 １ 位ｘ８ ３ ２ ８ １ 位硬件乘法器， ８ ＤＭ （ 个 Ｃ 数字时钟管理） ６ ，２４个通用 Ｕ ，可配置成 Ｌ Ｄ Ｏ ＶＳ 输出。在设计时，将杂波噪声发生模块嵌入 Ｆ Ｇ Ｐ Ａ中，即使之 成为片内噪声发生器，它能产生高斯分布，指数分布，瑞利分 布及均匀分布四种分布随机数，随机数的合成速度不低于 ４ ０
比 理 大 子 程 北 ０８ 京 工 学电 工 系 京１０）王 艾，黄 默，曾 涛 ０１
摘要：本文提 出了一种基于Ｃ Ｃ 母板和 Ｐ ＰＩ ＭＣ背板的通用雷达
回波模拟器的设计与实现，重点介绍了 基于单片 ＦＧ 设计 ＰＡ Ｐ 背 ＭＣ 板，实 现雷达回波信号模拟器数据合成 （ 噪声／ 目 杂澎
标回波） 的设计方法。包括快速加法器， 快速乘法器， 快速 ＦＲ Ｉ 滤波器， Ｐ Ｉ Ｃ 接口等模块．该系统具有通用性强，实时性强， 接口方便等特点。 关键词：Ｃ Ｃ 母板；Ｐ ＰＩ ＭＣ背板；雷达模拟；数据合成系统；
Ｆ ＧＡ Ｐ
了它在高速和实时系统中的应用。现在，Ｃ Ｌ ／Ｐ Ａ Ｓ 技 Ｐ ＤＦＧ 和Ｄ Ｐ 术结合，能够在集成度， 速度和系统功能方面满足应用的需要， 比如，用Ｆ Ｇ Ｐ Ａ实现的８ 位ＦＲ 阶８ Ｉ 滤波器 的处理速度可达 １４ Ｐ ， ０ＭＳＳ 而用Ｄ Ｐ Ｓ 芯片实现同样的速度则需要指令执行速度达 ８２ Ｐ 的芯片，而后者的价格和开发成本比前者高得多。而 ３ＭＩＳ 且，Ｆ Ｇ Ｐ Ａ内部可提供Ｒ Ｍ，双 口 Ａ Ａ Ｒ Ｍ和ＦＦ －Ａ ＩＯＲ Ｍ供存储数 据使用，因此可以将ＦＲ Ｉ滤波器，加法器，乘法器，接口，控制 电路连同存储器做在一片Ｆ Ｇ 中， Ｐ Ａ 形成一个数据处理系统。 输
中图分类号：Ｔ ９７ Ｎ５ 文献标识码：Ａ Ａ ｓ ａｔ Ｂ ｓ ｏ Ｃ Ｃ ｂａ ａｄ ， ｄｓ ｎ ｄ ｂｔ ｃ ａ ｄ Ｐ Ｉ ｒ ｎ Ｐ ｒ ： ｅ ｎ ｏ ｄ ＭＣ ｔ ｅｉ ａ ｈ ｅ ｇ ｎ ｉｐ ｍ ｎ ｔｎ ａ ｍ ｎ ａ ｅｈ ｓ ｎｌ ｕ ｔ ａ ｐｔ ｍ ｌ ｅｔｉ ｏ ｃｍ ｏ ｒ ｒ ｏ ａ ｓ ｌｏ ｒ ｕ ｅ ａｏ ｆ ｏ ａ ｃ ｉ ｄ ｇ ｉ ａ ｒ ｍ ｅ ｆ ｗ ｒ． ｅ ｉ ｏ ｔ Ｐ Ｃ ｉ ｏｌｈｓ ｎｌＦ Ｇ ｏ ｏ ａ Ｔ ｄｓ ｎ ｈ Ｍ ｗ ｃ ｎ ａａ ｅ Ａ ｒ ｄ ｈ ｅ ｇ ｆ ｅ ｈ ｈ ｙ ｓ ｇ Ｐ ｉ ｎ ｉ ｎ ｔ ｉｐ ｍ ｎ ｔ ｎ ｆ ｏ ｅ，ｕ ｅｔ ｇｔ） ａ ｔ ｄ ｅ ｌ ｅｔｉ ｏ （ ｉ ｓ ｌｔ ，ｒ ＇ ｄｔ ， ａ ｈ ｍ ｅ ａｏ ｎ ｓ ｃ ｔｒａ ｅｓ ａ ｓｎ ｅ ｚｄ ｔ ｉ ａ ａ ｅｈ ｓ ｎｌ ｕ ｔ ，ｃ ｄ ｇ ｙｔ ｓ ｅ ｓｓ ｍ ｒ ｒ ｏ ａ ｓ ｌｏｉ ｌ ｉ ｔ ｈ ｉ ｙ ｅ ｎ ａ ｃ ｉ ｄ ｇ ｉ ａ ｒｎ ｕ ｎ ｈ ｍ ｅ ｍ ｄｌ ｓ ｈ ｈ ｅｄ ｄｒ ｉ ｓｅｄ ｌ ｌｒ ｉ ｓｅｄ ｏｕ ｒ ｏ ｉ ｓ ｅ ａ ｅｈ ｈ ｅ ｍ ｔ ｉ，ｇ ｐｅ ａ ｆ ｐ ｇ ｄ ，ｇ ｐ ｕｉ ｅｈ ｈ ｐ ＦＲ ｅＰ Ｉ ｒ ｃ，ｅ ｔｕ ｒ ｉ ｒｄｃｄ Ｉ ｆｔ， ｉ ｅ ａｅ ｒｐｒｃｌ ｌ ｎ ｏｕｅ． ｉ ｒ Ｃ ｎ ｆ ａ ａ ｉ ａｙ ｌ ｔ ｔ Ｋ ｙ ｒｓＣ Ｃ ｂａ ； ；ｄｒ ｕａ ｒ ｄｔｓｎ ｅｉ ｄ ｅ ｗ ｄ： Ｉ ｒ Ｐ ｒ ａｓ ｌｏ； ａ ｔ ｓ ｅ ｏ Ｐ ｏ ｄ ＭＣ ａ ｉ ｔ ａ ｙ ｈ ｚ ｍ
１ ｏ ＩＳ ｌ
图 ２ 系统总框图
由于本系统处理数据的最大的单位是帧，而不是 （ 由多帧 组成的） 块，因此，数据只需分成祯和单个数据两个层次。 首先分析处理一帧数据所需要的时间。从输入输出时序图
可知每个 Ｐ Ｔ 内必须处理一祯数据。但若使整个系统在一个 Ｒ
Ｐ Ｔ 内只处理一帧数据，则时间不够。因为当系统时钟是 ４ Ｒ ０ ＭＨ ，且输入数据的采样率和输出数据的 ＤＡ 的时钟也是 ４ ｚ ／ ０ ＭＨ 时，Ｌｎ ｚ ｉ ｋ口输入数据就至少需占用 ２５ｘ４ｘ＝ ６ ｚ ２ｋｘ １４３ ＭＨ ， 而其他的运算，如浮点数变定点数，杂波／ 噪声与目 标数据的相 加，都比输入数据还复杂，因而它们所用的时间比输入数据的 时间多。因此，一帧数据无法在一个 Ｐ Ｔ内走完从系统的输入 Ｒ 端到系统的输出端的全部处理单元并输出，只有将 Ｐ Ｔ的时间 Ｒ 拉长，即降低 Ｐ Ｆ Ｒ ，才能实现在一个 Ｐ ＇内当场处理并输出一 Ｒ， Ｉ 帧数据。但是，这样系统输出的信号因Ｐ Ｆ的降低，而比真实 Ｒ 的雷达信号Ｊ 漫，即输出信号的实时性变差了。为了保证输出信 号的实时性，本系统采用流水线技术，让整个系统在一个 Ｐ Ｔ Ｒ 内同时处理多帧数据，即让各个处理单元并行工作，同时处理 不同的帧的数据。流水线技术，就是在每个处理单元的输出加 缓存器，缓存器的深度为一帧，缓存器的个数为 ２个，一只叫 乒缓存器，一只叫乓缓存器，且用电路保证前级处理单元向其 后的乒缓存器存前级对本帧数据的处理结果时，后级处理单元 织能从前级乓缓存器中取上一帧的前级处理结果，反之亦然。 这样， 前后级处理单元就不会在同时读写同一缓存器内的数据。 因此在前级向乒缓存器中存前级处理结果的同时，后级从前级 的乒缓存器中取操作数做处理，也即前级处理与后级处理同时 进行，实现了处理单元的并行工作。本系统并行处理的时序如 图３ 所示，输出单元输出帧 １ 时，加法器单元正在对帧 ２ 做数 据融合， 而浮点定点转化单元正在对帧 ３ 做浮点到定点的转化， 输入单元正在输入帧 ４ 。这样，每个处理单元的可用的处理时 间都是一个 Ｐ Ｔ 而不是采用流水线技术以前的约 １ 个Ｐ Ｔ Ｒ， ／ ３ Ｒ， 因此，不必拉长 Ｐ Ｔ来保证有足够的时间处理完一帧数据，则 Ｒ 输出信号因 Ｐ Ｔ不变而使实时性得到了保证。杂波和噪声数据 Ｒ 也照此处理。