R
U1
C U0
U0
(a)
(b)
加滤波电路排除冒险
2. 引入选通脉冲法 毛刺仅发生在输入信号变化的瞬间，因此在这段时间
内先将门封锁，待电路进入稳态后，再加选通脉冲使输出 门电路开门。这样可以抑制尖峰脉冲的输出。该方法简单 易行，但选通信号的作用时间和极性等一定要合适。
D7 … …
D7
D0 A2 A1 A0 EN
S
D0
10 A3 A2 A1 A0 0 7
用 MSI 实现组合逻辑函数
1. 用数据选择器实现组合逻辑函数 一、基本原理和步骤 1. 原理：选择器输出为标准与或式，含地址变量的
全部最小项。例如
4 选 1 Y D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 A1 A0
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138
S1 1, S 2 S 3 0 Y0 A2 A1 A0 m0 Y1 A2 A1 A0 m1
…
A0 A1 A2 STB STC STA
Y7 A2 A1 A0 m7
A0 A1 A2 S3 S2 S1
任何一个函数都可以 写成最小项之和的形式
A0 A1 A2 STBSTCSTA
A0 A1 A2 A3 A4
DD80 DD175
Y
≥1
两片 8 选 1（74151） 16 选 1数据选择器
Y2 0D8 D15 Y
74151 (2) 禁高使止位能
D7 … D0 A2 A1 A0 EN
…
S
D15 D8
1
Y1 D0 0D7 Y
74151 (1) 低使禁位能止
数据选择器输出端为地址选择端最小项与各输入数据源端 乘积之和
74HC151：地址选择端－3、数据源端－ 8
Y mi Di
➢ 数值比较器
3个输出端：FA>B，FA<B，FA=B 位数扩展
确定高低位比较顺序，扩展输入端连接 串/并联比较方式选择
74HC85：4位数值比较器
➢ 半加器、全加器
Y15 Y16
Y23
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138 (1)
74LS138 (2)
A0 A1 A2 STBSTCSTA A0 A1 A2 STBSTCSTA
1
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y774Fra bibliotekS138 (3)
A0 A1 A2 STB STC STA
80175 A0 A1 A2 A3 01
三片 3 线- 8 线
A4 A3 （1）（2）（3） 输 出
00 01
工禁禁 禁工禁
Y0 ~ Y7
Y8 ~ Y15
5 线 - 24 线
10 11
禁禁工 禁禁禁
Y16 ~ Y23 全为 1
…… …… …… Y0
Y7 Y8
电子设计竞赛培训 数字电路
黄正华 2013年8月
1.组合逻辑电路 2.锁存器与触发器 3.时序逻辑电路 4.脉冲波形的变换与产生 5.EDA设计
1.组合逻辑电路
一、组合电路的特点
Y (tn ) F [I (tn )]
I0 I1
组合逻辑 电路
Y0 = F0（I0、I1…, In - 1） Y1 = F1（I0、I1…, In - 1）
8 选 1 Y D0 A2 A1 A0 D7 A2 A1 A0
而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。
2. 步骤 (1) 根据 n = k - 1 确定数据选择器的规模和型号
(n —选择器地址码，k —函数的变量个数)
(2) 写出函数的标准与或式和选择器输出信号表达式
2. 基本步骤 (1) 选择集成二进制译码器 (2) 写函数的标准与非-与非式
(3) 确认变量和输入关系 (4) 画连线图
三、竞争－冒险现象的消除
1. 接入滤波电容法 毛刺很窄，因此常在输出端对地并接滤波电容C，或
在本级输出端与下级输入端之间，串接一个积分电路，可 将尖峰脉冲消除。但C或R、C的引入会使输出波形边沿变 斜，故参数要选择合适，一般由实验确定。
In-1
Ym-1 = F1（I0、I1…, In - 1）
1. 逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入
状态，而与原来的状态无关。
2. 电路结构特点 (1) 输出、输入之间没有反馈延迟电路
(2) 不包含记忆性元件(触发器)，仅由门电路构成
二、组合电路逻辑功能表示方法
真值表，卡诺图，逻辑表达式，时间图(波形图)
通过选择端实现各种不同功能
两片3 线 – 8 线 4 线-16 线
Y0
有无输出
Y7 Y8
无有输出
Y15
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138 工 禁低作止位
A0 A1 A2 STB STC STA 1
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138 禁工高止作位
(3) 对照比较确定选择器各个输入变量的表达式
(4) 根据采用的数据选择器和求出的表达式画出连 线图
2. 用二进制译码器实现组合逻辑函数 一、基本原理与步骤
1. 基本原理：二进制译码器又叫变量译码器或最小项
译码器,它的输出端提供了其输入变量的 全部最小项。
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
➢ 译码器/数据分配器： n → 2n
译码器扩展：正确设置使能端 逻辑函数用译码器实现：译码器输出端为输入
函数最小项 74X138：2－4线译码器 74X139：3－8线译码器
➢ 数据选择器MUX
地址选择端－n、输入数据源端－ 2n ，输出端－单/互补 数据选择器扩展 逻辑函数发生器：类似译码器
三、组合电路分类
1. 按逻辑功能不同：
加法器
比较器
数据选择器和分配器
编码器 译码器 只读存储器
2. 按开关元件不同： CMOS TTL
3. 按集成度不同： SSI MSI LSI VLSI
典型组合逻辑集成电路
➢ 真值表，功能表 ➢ 编码器：2n→ n
普通编码器/优先编码器 使能端 CD4532： 8－3线优先编码器
区别：进位操作
➢ 串行进位加法器
结构简单，速度慢
➢ 超前进位加法器
位数扩展
确定高低位顺序 上级进位输出端与下级进位输入端连接 串/并联方式选择；级间超前进位
74HC283：4位超前进位加法器 74LS182：超前进位产生器
➢ 减法器
正数用原码表示，负数用补码表示 用加法器实现
➢ 74HC181：集成算术/逻辑单元ALU