半加器、全加器、串行进位加法器以及超前进位加法器
一、实验原理
1.一位半加器
A和B异或产生和Sum，与产生进位C
2.一位全加器
将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器
3.4位串行进位加法器
将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器
4.超前进位加法器（4位）
⑴AddBlock
产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum
⑵进位链（Cmaker）
四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位
⑶超前进位加法器
将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。

各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材
QuartusII仿真软件，实验箱
三、实验结果
1.串行进位加法器结果
2.超前进位加法器结果
四、实验结果分析
1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化
不到位。

另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。

当位数增加的时候，超前进位加法器会比串行的更快。

2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径
的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致。