实验报告
2016年3月11
班级
计科5班
专业
计算机科学与技术
课程名称
《数字电路课程设计》
任课老师
章复嘉老师
指导老师
章复嘉老师
机位号
实验序号
1,2,3
实验名称
实验一,二,三
实验时间
3月11日
实验地点
1教225
实验设备号
一、实验程序源代码
实验1:
module ex1(Ai,Bi,Ci,Fi,Ci_1);
reg ZF,OF;
wire C32,C31;
reg [7:0]i;
reg[31:0] F;
always(*)
begin
case(ALU_OP)
3'b000:F=A&B;
3'b001:F=A|B;
3'b010:F=A^B;
3'b011:F=!(A|B);
3'b100:begin{C32,F}=A+B;OF=C32^A[31]^B[31]^F[31];end
3'b101:begin{C32,F}=A-B;OF=C32^A[31]^B[31]^F[31];end
3'b110:begin if(A<B)
F=1;
else
F=0;
end
3'b111:F=B<<A;
default: begin end
endcase
for(i=0;i<=31;i=i+1)
ZF=ZF|F[i];
input Ai,Bi,Ci;
output Fi,Ci_1;
assign Fi=Ai^Bi^Ci;
wire Ai,Bi,Ci,Fi,Ci_1;
assign Ci_1=Ai&Bi|(Ai^Bi)&Ci;
endmodule
实验2:
module ex2_1(F,A,B,C0,C4);
input[3:0] A,B;
ZF=!ZF;
end
endmodule
二、仿真波形
实验2
实验3
三、电路图
四、引脚配置（约束文件）
五、思考与探索
1.复习了FPGA,Verilog HDL的用法
六、意见和建议
1.无
input C0;
output[3:0] F;
output C4;
assign {C4,F}=A+B+C0;
endmodule
实验3:
module ex3(ALU_OP,A,B,F,ZF,OF
);
input[2:0] ALU_OP;
input[31:0] A,B;
output[31:0] F;
output ZF,OF;