杭州电子科技大学计算机学院
实验报告
实验项目：实验1-全加器设计实验
课程名称：计算机组成原理与系统结构课程设计
姓名：学号：同组姓名：学号：实验位置（机号）：自己的笔记本
实验日期：指导教师：
二、结果
思考题：
（1）根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式（14.1）所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。

（2）尝试使用数据流描述方式实现FA
module shiyan1(A,B,C,F,Ci);
input A,B,C;
output F,Ci;
wire A,B,C,F,Ci;
assign F=A^~B^~C;
assign Ci=(A&B)|((A|B)&C);
endmodule
（3）在编写代码时，我对于结构描述方式建模和数据流描述方式建模都进行了编写，这两种描述方式掌握的还行，所以也没遇到什么太大的问题。

实验体会
在这个全加器设计实验中，我对数据流描述方法和结构描述方法有了更深的理解。

这个实验本身并不难，所以我并没有遇到什么难题。

通过做这个全加器设计实验，我对ISE这个软件的运用更加熟练了，也对全加器这个概念有了更深层次的理解，增长了我的知识，强化了我的实践能力以及思考能力。