传输线上表现为传输线阻抗不连续的断点，会造成信号的反射［6］。因此必须采取措施减小过孔对信号
质量的影响。常用的方法是在过孔附近添加一个与地平面相连的过孔，称为回流孔，使之与信号过孔之
间形成稳定的传输回路。本文中设计的 PCB 密度较高，没有多于的空间设置回流孔，因此对 PCB 上的
过孔数量做了严格的限制： 每个网络的过孔数量均为 2。这就决定了 DDR2 的信号线不能出现在 PCB
际中的传输线。图 1 中 NEXT 为近端串扰，FEXT 为远端串扰，VS 为发送端信号，Vout 为接收端信号。
图 1 前仿真电路原理图
在 Designer 中对带状线模型进行参数扫描，选择合适的参数作为设定约束规则的依据： （ 1） 令耦合长度分别为 300mil、900mil、1 500mil、2 000mil，观察接收端信号，分析耦合长度对接收端 信号的影响； （ 2） 令耦合长度为 2 000mil，令线间距分别为 4mil、5mil、6mil、8mil，观察远端串扰信号，分析线间距 对远端串扰的影响。 不同耦合长度下接收端信号的瞬态仿真波形如图 2 所示。由图 2 可知接收端信号在不同耦合长度 下均没有明显的过冲和下冲现象。随着耦合长度的增大，接收端信号的延迟增大。当耦合长度小于 1 500mil 时，信号无明显失真。当耦合长度大于 1 500mil 时，信号失真变得严重。远端串扰的瞬态仿真波 形如图 3 所示。由图 3 可知随着线间距的增大，远端串扰明显减小，当耦合长度为 2 000mil，线间距为 8mil 时，远端串扰电压仅为 17mV，对信号的传输影响很小。近端串扰的电压幅值与远端串扰在同一数 量级。
息，生成 snp 文件，该文件包含了 PCB 版图中所选信号线的 S 参数信息；
（ 2） 在 Designer 中导入 snp 文件，生成后仿真模型，该模型与前仿真使用的带状线模型类似，不同的
是由 SIwave 提取的仿真模型将 PCB 的叠层结构、走线、过孔等板级特性都纳入考虑范围，更接近实际情
况，仿真的结果可以反映真实的 PCB 中的信号质量；
1 DDR2 简介
DDR2 即 Double Data Rate2（ 双倍数据速率） ，是一种在不提高时钟速率的前提下使数据速率提升 为原来的两倍的技术。DDR2 的存储介质仍然是 SDRAM，并且 DDR2 对地址信号和控制信号使用时钟 信号的单边沿采样，这一点与 SDRAM 相同。不同的是，DDR2 对数据线（ DQ） 使用 DQS（ DQS 是差分信 号） 的双边沿进行采样，这使得 DQ 和 DQS 信号的设计要求相对于地址信号和控制信号而言更为严格， 也是 DDR2 的设计难点。本文以 DDR2 的 DQ 信号为例阐述 DDR2 的信号完整信设计。
进行前仿真和后仿真的方法，有助于硬件设计人员进行高速电路设计。
关键词： 高速数字信号； 数字信号处理器； 双倍数据速率； 信号完整性
中图分类号： TN41
文献标识码： A
文章编号： 1001 － 9146（ 2012） 05 － 0163 － 04
0引言
TMS320C6455 是 TI 公 司 的 高 性 能 DSP，在 通 信、网 络、音 视 频 处 理 等 领 域 有 广 泛 应 用。 TMS320C6455 带有一个 DDR2 控制器，由于 DDR2 的高速性，信号通过传输介质时很容易受到串扰和反 射的影响［1］。为了确保 DDR2 信号的可靠传输，绘制 PCB 时必须进行信号完整性设计。文献 2 介绍了 高速电路设计中处理信号完整性问题的基本方法； 文献 3 给出了 TMS320C6455 的 DDR2 电路的布线参 考规范； 文献 4 介绍了使用 Hyperlynx 对 DDR2 电路进行前仿真和后仿真的过程。文献 5 阐述了在 Xilinx 公司的 FPGA 平台上设计 DDR2 控制器，并进行信号完整性仿真和测试的过程，该文中使用的 DDR2 器件为 SO-DIMM 接口的内存条。本文阐述利用 Ansoft Designer 和 SIwave 结合 Cadence Allegro 完成 DDR2 电路的信号完整性设计的过程，使用的 DDR2 器件为 Micron 公司的 DDR2 颗粒。
图 4 DQ 信号眼图
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在完成后仿真之后还要计算时序裕量，根据后仿真眼图，使用以下计算公式：
MarginSETUP = W /2 － TCCSLEAD － DSmin
（ 3）
MarginHOLD = W /2 － TCCSLAG － DHmin
（ 4）
式中，MarginSETUP为建立裕量，MarginHOLD 为保持裕量，这两个参数的值可以通过查询 DDR2 芯片的数
参考文献
［1］ 邵鹏． 高速电路设计与仿真分析［M］． 北京： 电子工业出版社，2010： 165 － 171． ［1］ 黄菁，杜田． 基于信号完整性分析的高速电路设计［J］． 仪表技术，2012，（ 6） ： 16 － 19． ［1］ Michael Shust，Jeff Cobb． Implementing DDR2 PCB Layout on the TMS320C6454 /5［R］． Dallas： Texas Instruments，
2 前仿真与约束规则
在设计 PCB 之前首先要确定叠层结构。本设计使用的叠层结构如表 1 所示，板材为 FR4，铜箔厚
收稿日期： 2012 － 07 － 20 作者简介： 曹亚良（ 1987 － ） ，男，浙江湖州人，在读研究生，信号与信息处理．
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度 1 /2oz（ 1oz = 35μm） ，介质厚度 100μm。
曹亚良，张福洪
( 杭州电子科技大学通信工程学院，浙江 杭州 310018)
摘要： 该文利用 Ansoft Designer 和 SIwave 配合 Cadence Allegro 对 TMS320C6455 的 DDR2 电路进行
信号完整性设计的流程，阐述了高速电路设计过程中如何设定约束规则以及利用仿真工具对 PCB
表 1 PCB 叠层结构
L1
L2
L3
L4
L5
L6
L7
L8
L9
L10
L11
L12
L13 L14
top
gnd
sig
gnd
sig
gnd
pwr
pwr
gnd
sig
pwr
sig
gnd
bot
TI 的应用手册建议使用至少 6 层的 PCB 叠层设计 DDR2 电路［3］，在本设计中 DDR2 的走线使用
L3、L5、L10、L12。这 4 层信号层的结构一致，且每一层信号的相邻层都是完整的参考平面，阻抗特性稳
（ 3） 在后仿真模型的两端添加发送器件和接收器件的 IBIS 端口模型和激励源，设置合适的激励信
号，启动仿真。
DQ 信号（ 32bit 总线宽度） 的后仿真结果如图 4 所示。DDR2 的 32 根数据线被抽象为一个 64 端口
的模型，其 激 励 端 为 TMS320C6455 的 IO 端 口 IBIS 模
DSP 上升沿不确定时间 DSP 下降沿不确定时间
参数名称 DSmin DHmin
TCCSLEAD TCCSLAG
值（ ps） 250 250 220 240
4 结束语
本文讲述了利用 Ansoft Designer 和 SIwave 结合 Cadence Allegro 对 TMS320C6455 的 DDR2 电路进 行信号完整性设计的设计流程。本文中设计的 PCB 板卡已经投入使用，通过对板卡上的 DDR2 存储器 进行实际测试表明，所设计的 DDR2 电路可以在 500MHz 总线速率下稳定运行，符合设计预期。
路原 理 图 如 图 1 所 示，发 送 器 模 型 使 用 TMS320C6455 的 IO 端 口 IBIS 模 型，接 收 器 模 型 使 用
MT47H64M16 － 25 的 IO 端口 IBIS 模型。IBIS 模型是一种描述有源器件端口驱动和接收电气特性的通
用模型，可以从器件的生产厂家获得。发送器和接收器之间使用 Designer 中的带状线模型连接，模拟实
分为两组： 地址线、控制线、时钟线为一组； DQ、DQS 为一组。同一组内的信号走线要尽量保持等长，在
布线过程中部分信号线要走蛇形线。当走线从芯片下方穿过时，由于 BGA 分装的管脚散出，走线的参
考平面会变小，此时必须尽量使参考平面位于走线的正下方或正上方，以形成一个稳定的传输回路。
在高速电路设计中，不能将过孔看成简单的电气连接，而必须考虑其对信号完整性的影响。过孔在
DDR2 的操作分为读操作和写操作两种。在写入数据时，DQS 和 DQ 由 DDR2 控制器输出，且 DQS 和 DQ 相差 90°相位，此时 DDR2 芯片利用 DQS 对 DQ 进行采样； 在读取数据时，DQS 和 DQ 由 DDR2 芯 片输出，且 DQS 和 DQ 是同步的，此时需要由 DDR2 控制器自身来调整 DQS 和 DQ 之间的相位延迟，使 DQS 和 DQ 信号产生 90°相位差，以实现对 DQ 的正确采样［1］。因此，DDR2 控制器端的时序相对 DDR2 芯片端更为复杂。
存储器的最小建立时间，DHmin为 DDR2 存储器的最小保持时间。上述参数的具体数值如表 2 所示，由式
3、式 4 计算得建立裕量为 480ps，保持裕量为 460ps，表明还有较大的时序裕量，可以满足设计要求。
表 2 DDR2 时序裕量计算参数
参数类型 DDR2 存储器最小建立时间 DDR2 存储器最小保持时间
定，屏蔽效果好。带状线的单端阻抗为：
( ) Z0 = 60ln
1． 9H 0． 8W + T