3.14微码体系结构与随机逻辑体系结构有什 么区别？
• （1）指令集的改变导致不同的硬件设计开销。 • 在设计随机逻辑结构时，指令集和硬件必须同步 设计和优化，因此设计随机逻辑的结构比设计微 码结构复杂得多，而且硬件和指令集二者中任意 一个变化，就会导致另外一个变化。 • 在微码结构中，指令设计通过为微码ROM编写微 码程序来实现的，指令集的设计并不直接影响现 有的硬件设计。因此，一旦修改了指令集，并不 需要重新设计新的硬件。
T0 (4 N ) /(2.5 109 ) 1.6N 109 s
• 5级流水处理器的总执行时间
T1 ( N 5 1) /(2 10 ) 2( N 4) 10 s
9
9
加速比=
T0 3.2 N T1 N 4
N很大时加速比≈3.2
• （2）非流水式处理器CPI=4，则 • 其执行速度=2500MHz/4=625MIPS。 • 5级流水处理器CPI=1，则 • 其执行速度=2000 MHz /1=2000 MIPS。
• 5.11若某系统有24条地址线，字长为8位，其最 大寻址空间为多少？现用SRAM2114(1K*4)存储 芯片组成存储系统，试问采用线选译码时需要多 少个2114存储芯片？
• 该存储器的存储容量=224 *8bit=16M字节 • 需要SRAM2114(1K*4)存储芯片数目：
3.13 什么是微代码体系结构？微指令的作用 是什么？
• 在微码结构中，控制单元的输入和输出之间被视为一个内 存系统。控制信号存放在一个微程序内存中，指令执行过 程中的每一个时钟周期，处理器从微程序内存中读取一个 控制字作为指令执行的控制信号并输出。
• 微指令只实现必要的基本操作，可以直接被硬件执行。通 过编写由微指令构成的微代码，可以实现复杂的指令功能。 微指令使处理器硬件设计与指令集设计相分离，有助于指 令集的修改与升级，并有助于实现复杂的指令。
• （2）设16K×8位存储芯片的阵列结构为128行 ×128列，刷新周期为2ms。因为刷新每行需 0.5μS，则两次（行）刷新的最大时间间隔应小 于：
• 为保证在每个1μS内都留出0.5μS给CPU访问内存，因此 该DRAM适合采用分散式或异步式刷新方式，而不能采用 集中式刷新方式。 • 若采用分散刷新方式，则每个存储器读/写周期可视为1μS， 前0.5μS用于读写，后0.5μS用于刷新。相当于每1μS刷新 一行，刷完一遍需要128×1μS＝128μS，满足刷新周期 小于2ms的要求； • 若采用异步刷新方式，则应保证两次刷新的时间间隔小于 15.5μS。如每隔14个读写周期刷新一行，相当于每15μS 刷新一行，刷完一遍需要128×15μS＝1920μS，满足刷 新周期小于2ms的要求；
3.11 随机逻辑体系结构的处理器的特点是什 么？详细说明各部件的作用。
• 随机逻辑的特点是指令集设计与硬件的逻辑设计紧密相关， 通过针对特定指令集进行硬件的优化设计来得到逻辑门最 小化的处理器，以此减小电路规模并降低制造费用。 • 主要部件包括：产生程序地址的程序计数器，存储指令的 指令寄存器，解释指令的控制逻辑，存放数据的通用寄存 器堆，以及执行指令的ALU等几个主要部分构成。
• （2）从性能上比较 • 随机逻辑在指令集和硬件设计上都进行了优化， 因此在二者采用相同指令集时随机逻辑结构要更 快一些。但微码结构可以实现更复杂指令集，因 此可以用较少的指令完成复杂的功能，尤其在存 储器速度受限时，微码结• 5.10 用16K×1位的DRAM芯片组成64K×8位存储器，要 求： • (1) 画出该存储器的组成逻辑框图。 • (2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问 一次。试问采用哪种刷新方式比较合理？两次刷新的最大 时间间隔是多少？对全部存储单元刷新一遍所需的实际刷 新时间是多少？ • （1）组建存储器共需DRAM芯片数N=（64K*8）/ （16K*1）=4*8（片）。 • 每8片组成16K×8位的存储区， A13~A0作为片内地址， 用A15、A14经2:4译码器产生片选信号 ，逻辑框图 如下（图有误：应该每组8片，每片数据线为1根）
微处理器系统结构与嵌入式系 统设计作业答案 第三章
3.5指令系统的设计会影响计算机系统的 哪些性能？
•
指令系统是指一台计算机所能执行的全部指 令的集合，其决定了一台计算机硬件主要性能和 基本功能。指令系统一般都包括以下几大类指令 （1）数据传送类指令。（2）运算类指令 包括算 术运算指令和逻辑运算指令。（3）程序控制类 指令 主要用于控制程序的流向。（4）输入/输出 类指令 简称I/O指令，这类指令用于主机与外设 之间交换信息。 • 因而，其设计会影响到计算机系统如下性能: 数 据传送、算术运算和逻辑运算、程序控制、输入/ 输出。另外，其还会影响到运算速度以及兼容等。
• 3.9某时钟速率为2.5GHz的流水式处理器执行一个有150万 条指令的程序。流水线有5段，并以每时钟周期1条的速率发 射指令。不考虑分支指令和乱序执行带来的性能损失。 a)同样执行这个程序，该处理器比非流水式处理器可能加速 多少？ b)此流水式处理器是吞吐量是多少（以MIPS为单位）？ • • • • 解：（a.）
T串 nm Sp = 5 T流水 m n 1
速度几乎是非流水线结构的5倍。 （ b.）
Tp
n T流水
2500MIPS
• 3.10一个时钟频率为2.5 GHz的非流水式处理器，其平均 CPI是4。此处理器的升级版本引入了5级流水。然而，由 于如锁存延迟这样的流水线内部延迟，使新版处理器的时 钟频率必须降低到2 GHz。 • (1) 对一典型程序，新版所实现的加速比是多少？ • (2) 新、旧两版处理器的MIPS各是多少？ • 解：（1）对于一个有N条指令的程序来说： • 非流水式处理器的总执行时间