集成电路测试技术
测试概论
可测性设计技术
DFT）
雷鑑铭RCVLSI&S 扫描前综合：主要在综合中介绍。

在这一步中综合工具会
Multiplexed Flip-Flop 使用一个可选择的数据输入端来实现串行移位的能力。

在功能模式时，扫描使能信号选择系统数据输入；在扫描模式时，扫描使能信号选择扫描数据输入。

扫描输入的数据来自扫描输入端口或者扫描链中前一个单元的扫描输出端口。

为测试使能端，控制数据的输入。

时选通测试模式，测试数据从端输入；时为功能模式，这时系统数据从端输入。

Multiplexed Flip-Flop 扫描形式为工艺库普遍支持的一种模式。

Multiplexed Flip-Flop 结构
扫描
扫描形式使用一个特定的边沿触发测试时钟来提供串行移位的能力。

在功能模式时，系统时钟翻转，系统数据在系统时钟控制下输入到单元中；扫描移位时，测试时钟翻转，扫描数据在测试时钟控制下进入到单元中。

为系统时钟，翻转时系统数据从D 钟，翻转时扫描数据从端输入。

Clocked-Scan 雷鑑铭
编译器支持三种变化的扫描形式：单边锁存，双边锁存和时钟控制单边锁存和双边锁存变化都要用到典型的LSSD 扫描单元，如上图所示。

该单元含有一对主从锁存器。

主锁存器有两个输入端，能够锁存功能数据或者扫描数据。

在功能模式下，系统主时钟控制系统数据的输入；在扫描模式下，测试主时钟控制从数据输入端到主锁存器的数据传输。

从时钟控制数据从主锁存器到从锁存器的传输。

典型的LSSD 、扫描测试的步骤
1
各步骤的功能如下：
扫描输入阶段：在这一阶段中，数据串行加入到扫描输入端；当时钟沿到来时，该扫描数据被移入到扫描链。

同时，并行输出被屏蔽。

并行测试：这一周期的初始阶段并行输入测试数据，此周期的末段检测并行输出数据。

在此周期中时钟信号保持无效，CUT 并行捕获：这一阶段时钟有一次脉冲，在该脉冲阶段从扫描链中捕获关键并行输出数据。

CUT 态。

捕获到的数据用于扫描输出。

第一次扫描输出：此阶段无时钟信号，出端对扫描链输出值采样，检测第一位扫描输出数据。

扫描输出阶段：扫描寄存器捕获到的数据串行移出，在每一周期在扫描输出端检测扫描链输出值。

扫描测试是基于阶段的测试过程，典型的测试时序分SI 交叠，待测芯片的测试状态控制信号于有效状态。

第一次扫描输出阶段时钟信号保持无效，出端之后每一扫描移位阶段都有一时钟信号，测试机也会采样一次SO 的状态；在最后一个扫描移位阶段用于产生并行输出的有效数
待测芯片的测试状态控制信号SE处于无效状态，芯片处于正常工作模式。

此时已通过扫描链完成了相应组合逻辑模块一部
待测芯片仍处于正常工作模式。

当测试时钟有效时，组合逻辑的输出信号被捕获到相应
扫描结构是对于当前设计的全局扫描特性的描述，
中必不可少的一步。

对于内部扫描可测性设计技术设计常见问题及解决办法、时钟信号不可控
造成时钟不可控的具体原因有三个：
门控时钟示意图如上图。

设计规则检查能够从触发器时钟
追溯到原始输入端来推断出时钟信号。

为了修正违背情况，
set_test_hold 1 g
不是原始输入端的信号，可通过设置一个原始输入端测
试模式端口使时钟与测试系统原始输入时钟相同。

雷鑑铭
时钟产生器是指原始时钟经过寄存器和组合逻辑产生异步图(a) 时钟产生器问题解决方案一
图(b) 时钟产生器问题解决方案二
、复位或置位信号异步
异步的复位或置位信号分为三种情况。

①异步的复位或置位信号被一块组合逻辑电路控制：
如下图所示。

这种情况不存在问题或者综合工具能够控制输入端口以保证②异步的复位或置位信号被一块时序电③异步的复位或置位信号被移位寄存器
、组合回路的产生
检测到一条组合回路，它将在一个特如果回路被破坏，综合工具不会再次打断这条回路。

设计者可以通过设计测试约束来打断回路，通过set_test_hold 语句在“×”辑值来打断回路，或者通过命令
set_test_isolate user_selected_pin_name 断开网络。

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在测试模式下当扫描链移入时应该强制所有的双向端口为输入端，这可以通过在顶层端口和控制逻辑来实加新的端口实现这一功能具有更大的优越性，因为将双向端口的控制与扫描使能分开能够使生模式时更加灵活。

双向端口解决方法在脚本中可以通过命令set_scan_configuration 控制双向端口在测试模式下为输入端，这样在并行测量和捕获时断口方向就不会改变。

为了避免双向端口处的竞争和漂移，、三态总线问题
在一条三态总线上一次只能有一个三态驱动有效，而能检测到有效的三态驱动，因此未被检测到的驱动可能会产生总线漂移和总线竞争问题，从而导致故障覆盖率下降。

如果综合工具发现有漂移或竞争问题，报告中会产生诸如以D20 Bus gate N failed contention ability check for D21 Bus gate N failed Z state ability check.
D22 Wire gate N failed contention ability check for 这个问题的解决方法很多，可以在三态网络上连接一8-20所示。

因为总线保持可以保留以前的有效值。

或者在三态网络
带有黑匣子的逻辑电路
在基于触发器的扫描形式中，只有触发器可以找到综合工具支持的扫描单元替换，而锁存器找不到这样的替换单元，锁存器单元在插入扫描时没有其他作用。

如图所示，混在触发器中的锁存器既不可控也不可混在触发器中的锁存器
雷鑑铭RCVLSI&S
锁存器有黑匣子锁存器模型、组合锁存器模型和时序锁存器模型三种模型，选择一种合适的模型对于消除违背组合锁存器模型
时序锁存器模型
黑匣子锁存器”模型为ATPG 的默认模型，由于该模型四个端口均不可测，因此被当作黑匣子来处理。

组合锁存器”模型由一个二选一选择器和一个反向器组
和它的扇入值不可测，但是数据输入和输出端以及它们的扇入扇出值均可测。

通过在扫描时将锁存器设置为透明状态来解决，命令为：set_scan_transparent true <object>-existing 需要对其进行设计上的修改。

这种模型只有当锁存器的使能端没有与测试时钟相连时才有效。

“时序锁存器”模型的四个端口均可测，但它只用于时序第三部分可测性设计技术
引言
扫描技术及扫描设计四、基于ATPG的扫描测试五、VLSI可测性设计（DFT）六、DFT设计常见问题及解决办法
TetraMAX ATPG
的特点
）测试是传统电路测试方法。

在功能测试时，测
模式模式
模式。