《数字逻辑电路设计》课程设计
总结报告
题目：数字电子钟设计
指导教师：
设计人员：
（学号）：
班级：
日期：2018年12月
一．设计任务书
任务：数字电子钟设计
基本设计要求：仿真实现数字电子钟
1.要求能显示“时”“分”“秒”
2.时24小时，分60分钟，秒60。

3.能够校时，校分
电路在实验箱上实现
二．设计框图及整机概述
设计框图：
概述：数字电子时钟电路系统由秒信号发生器、校分校时电路、“时、分、秒”计数器和“时、分、秒”显示器组成。

秒信号发生器将秒信号送入秒计时器，秒计时器为六十进制计数器，每计六十个数便发送分脉冲信号给分计数器，分计数器也为六十进制计数器，每计六十个数便发送时脉冲信号给时计数器，时计数器是二十四进制计数器。

“时、分、秒”显示器将计数器输
出的状态显示出来。

三．各单元电路的设计方案及原理说明
1.六十进制计数器
计数器是对cp脉冲进行计数的时序逻辑电路。

“分”和“秒”
的计数由六十进制计数器实现，74LS161为16进制计数器，
两片74LS161EP和ET恒为1，均工作在计数状态，当分个位
和秒个位计数器计到9（1001）时，CLOR端为高电平，经反
相器后使时位CLK端为低电平。

当下一个计数输入脉冲到达后，个位记成0（0000），此时CLOR端跳回低电平，时位计数1。

计数器从0开始计数，当计入60个脉冲时，经与非门产生低
电平，立即将两片74LS161同时置零，得到60进制计数器。

2.二十四进制计数器
时的计数由二十四进制计数器实现，当计入24个脉冲的
时候，经与非门产生的低电平信号即将两片74LS161同时置零，得到二十四进制计数器。

3.显示电路
计数器输出的是8421BCD码，需译码器将其转为阿拉伯数字。

4.校时电路
利用校时电路截断分十位和时十位的直接计数通路，当校时电路中的开关截断时，其中的与非门一端接高电平，另一端接秒/分十位的进位输出端，若秒/分十位的进位输出端输出的是低电平，则分/时个位的CLK有低电平的信号输入，此时得到
进位。

若开关闭合，校时电路中的与非门一端接的是低电平，
另一端还是一样，但此时无论秒/分十位的进位输出端输出的是
低电平还是高电平，与非门输出的均为低电平，此时分/时个位
的CLK有低电平信号输入，即得到进位。

以此得到手动校时。

四．调试过程及结果分析
1.先将二十四进制计数器和六十进制计数器都分别做出来
并正常计数，然后将一个二十四进制计数器和两个六十进制计
数器串联起来，用一个脉冲信号。

然后用运行一遍，没大问题
以后再连接校时电路，进行调试。

五．设计、安装及调试中的体会
1.熟悉掌握multisim13.0的使用，放置元器件的过程中总
是因为元器件太大而导致电路很乱或位置不够的情况，本来想
找到缩小元器件的方法，过程中知道了图纸是可以自定义大小
的；
2.数字电子时钟的计数器一开始是用的74LS160，刚开始
调试的时候没发现什么大的问题，后来发现做好的二十四进制
和六十进制计数器均是在个位计数器计数为9的同时十位计数器加一，由于无法找到原因所以决定改用74LS161做此电子时钟计数器。

六．对本次课程设计的意见及建议
1.适当加大平时做的实验的难度，避免平时较简单，而课
设难，导致拿到课设不知道从哪里下手，毫无思路。

七．附录（包括：整机逻辑电路图和元器件清单）
电路图
原件清单。