SIGNAL CO : STD_LOGIC; BEGIN
M <= "0010"; SELOUT <= "11111110"; PROCESS(clk) BEGIN
IF(CLK'event and CLK ='1') THEN IF(CLR='1') THEN Q<="0000"; ELSIF(EN='1') THEN IF(Q="1001") THEN Q<="0000"; ELSE Q <= Q+1; END IF; END IF;
END IF; END PROCESS;
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JINWein <='1' when EN='1' and Q="1001" else '0';
PROCESS(Q)--数码管的段选 BEGIN CASE Q IS
when "0000" => SEGOUT <= "00111111" ;--0 when "0001" => SEGOUT <= "00000110" ;--1 when "0010" => SEGOUT <= "01011011" ;--2 when "0011" => SEGOUT <= "01001111" ;--3 when "0100" => SEGOUT <= "01100110" ;--4 when "0101" => SEGOUT <= "01101101" ;--5 when "0110" => SEGOUT <= "01111101" ;--6 when "0111" => SEGOUT <= "00000111" ;--7 when "1000" => SEGOUT <= "01111111" ;--8 when "1001" => SEGOUT <= "01101111" ;--9 when others => NULL; END CASE ; END PROCESS; END a; 四．绘制波形并仿真：
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2. 将未分配的管脚置为三态输入： 【Assignments】→【Device…】 →【Device】 →【Device & Pin
Options…】 →【Unused Pins】 →【Reserve all unused pins : AS input tri-stated】。 四、实验总结 1.通过本次实验了解十进制同步加载、异步复位计数器的工作原理：
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1. 当时钟信号（CLK）为高电平，且 CLR 也为高电平时，计数清 0，并重 新开始计数；
2. 当使能信号 EN 为低电平的时候，保持； 3. 当 Q 值等于 9 时，jinwei 信号发生一次翻转，表示进位一次。 4. 显示 4，数码管编码为：01100110 五：分配管脚： 1.添加管脚信息,选择 【Assignments】→【Pin Planner】， 为每个节点分配引脚;或者点击快捷方式进行管脚分配。
PORT( CLR,EN,CLK: IN STD_LOGIC; JinWein : OUT STD_LOGIC; SEGOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --
SEG7 Display O/P SELOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --
A. 时钟信号（CLK）为上升沿时，计数一次； B. 十进制数计数 0~9，满 9 进 1； 2．D 触发器是 CMOS 数字集成电路单元中时序逻辑电路中的重要组成部 分之一；D 触发器属于时钟控制触发，时钟信号为高电平时触发器改变 输出状态。 3.当时钟信号（CLK）为高电平，且 CLR 也为高电平时，计数清 0，CLR 是高电平清 0 还是低电平清 0 是由程序指定； 4．当使能信号 EN 为低电平的时候，保持；EN 是高电平还是低电平保持 是由程序指定；
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态（0 或 1），直到下一个上升沿。 二．基本时序元件的 VHDL 表述：
时钟信号的上升沿描述：clock’event and clock = ‘1’; 时钟信号的下降沿描述：clock’event and clock = ‘0’; 三．编写程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jishuqi is
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Select SEG7 O/P Q : buffer STD_LOGIC_VECTOR( 3 DOWNTO 0); --
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Number Display Signal M : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
); END jishuqi; ARCHITECTURE a OF jishuqi IS
实验报告
课程名称
EDA 原理及应用
实验名称
十进制计数器
实验类型 验证 系别 年级班别 级 班 学生姓名 实验教师 编号
学时 专业 开出学期 学号 成绩
2 第期
年月 日
一、实验目的
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1. 熟悉数码管的工作原理；
2. 熟悉 D 触发器的工作原理；
二、实验内容
用 VHDL 语言设计一个带有异步复位和同步加载功能的十进制加法计算器：
1. 用 VHDL 语言编辑；
2. 生成波形仿真；
3. 熟悉分析芯片管脚的操作过程；
4. 下载到试验箱进行仿真。
三、实验过程、步骤及结果
一．学习 D 触发器：
D 触发器模块图
D 触发器时序波形图 由 D 触发器模块图可知：D 触发器两个输入信号，一个是时钟信号（CLK）， 一个是输入信号（D）；一个输出信号（Q）。 由 D 触发器时序波形图可知：当 CLK 为上升沿的时候，输出 D 对应的状