2014-2015-2-G02A3050-1电子电路设计训练（数字EDA部分）实验报告（2015年5月19日）教学班学号姓名组长签名成绩120311王天然*120311马璇120312唐玥自动化科学与电气工程学院目录（ 2015年5月19日）.........................................错误!未定义书签。
目录 .........................................................错误!未定义书签。
实验一、简单组合逻辑和简单时序逻辑............................错误!未定义书签。
简单的组合逻辑设计..................................错误!未定义书签。
实验目的和内容：..................................错误!未定义书签。
实验源代码：......................................错误!未定义书签。
测试模块源代码：..................................错误!未定义书签。
简单分频时序逻辑电路的设计...........................错误!未定义书签。
实验目的和内容：..................................错误!未定义书签。
实验源代码：......................................错误!未定义书签。
实验测试源代码：..................................错误!未定义书签。
（选作）设计一个字节（8位）比较器....................错误!未定义书签。
实验内容：........................................错误!未定义书签。
实验代码：........................................错误!未定义书签。
实验测试源代码：..................................错误!未定义书签。
实验小结.............................................错误!未定义书签。
实验二、条件语句和always过程块...............................错误!未定义书签。
实验任务1——利用条件语句实现计数分频时序电路.......错误!未定义书签。
实验要求.........................................错误!未定义书签。
模块的核心逻辑设计...............................错误!未定义书签。
测试程序的核心逻辑设计...........................错误!未定义书签。
仿真实验关键结果及其解释.........................错误!未定义书签。
实验任务2——用always块实现较复杂的组合逻辑电路....错误!未定义书签。
实验要求.........................................错误!未定义书签。
模块的核心逻辑设计...............................错误!未定义书签。
选做实验一——利用10MHz的时钟，设计一个单周期形状的周期波形错误!未定义书签。
模块的核心逻辑设计................................错误!未定义书签。
测试程序的核心逻辑设计............................错误!未定义书签。
仿真实验关键结果及其解释..........................错误!未定义书签。
选做实验二——always块设计一个8路数据选择器.........错误!未定义书签。
实验要求..........................................错误!未定义书签。
模块的核心逻辑设计................................错误!未定义书签。
测试程序的核心逻辑设计............................错误!未定义书签。
实验小结.............................................错误!未定义书签。
实验三、赋值、函数和任务......................................错误!未定义书签。
实验任务1——阻塞赋值与非阻塞赋值的区别.............错误!未定义书签。
实验要求.........................................错误!未定义书签。
模块的核心逻辑设计...............................错误!未定义书签。
测试程序的核心逻辑设计...........................错误!未定义书签。
仿真实验关键结果及其解释.........................错误!未定义书签。
实验任务2——在Verilog HDL中使用函数...............错误!未定义书签。
实验要求.........................................错误!未定义书签。
模块的核心逻辑设计...............................错误!未定义书签。
测试程序的核心逻辑设计...........................错误!未定义书签。
仿真实验关键结果及其解释.........................错误!未定义书签。
实验任务3——在Verilog HDL中使用任务（task） ........错误!未定义书签。
实验要求.........................................错误!未定义书签。
模块的核心逻辑设计...............................错误!未定义书签。
测试程序的核心逻辑设计...........................错误!未定义书签。
仿真实验关键结果及其解释.........................错误!未定义书签。
实验总结..............................................错误!未定义书签。
实验四、有限状态机............................................错误!未定义书签。
实验任务1——基于状态机的串行数据检测器.............错误!未定义书签。
实验要求.........................................错误!未定义书签。
模块的核心逻辑设计...............................错误!未定义书签。
测试程序的核心逻辑设计...........................错误!未定义书签。
仿真实验关键结果及其解释.........................错误!未定义书签。
实验任务2——楼梯灯.................................错误!未定义书签。
实验要求.........................................错误!未定义书签。
模块的核心逻辑设计...............................错误!未定义书签。
测试程序的核心逻辑设计...........................错误!未定义书签。
仿真实验关键结果及其解释.........................错误!未定义书签。
实验总结..............................................错误!未定义书签。
实验一、简单组合逻辑和简单时序逻辑简单的组合逻辑设计实验目的和内容：目的：（1）掌握基本组合逻辑电路的实现方法（2）初步了解两种基本组合逻辑电路的生成方法（3）学习测试模块的编写（4）通过综合和布局布线了解不同层次仿真的物理意义内容：模块源代码的组合逻辑仿真与测试实验源代码：module compare(equal,a,b);input a,b;output equal;assign equal=(a>b)1:0;"module t;rega,b;wire equal;initialbegina=0;b=0;#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;#100 $stop;endcompare m(.equal(equal),.a(a),.b(b));endmodule实验仿真：测试模块检测模块设计，给出输入信号，通过波形观察模块的内部信号和输出信号。
综合就是将文件送到synplify或其他综合器进行处理，启动综合器编译。
简单分频时序逻辑电路的设计实验目的和内容：目的：（1）掌握最基本时序电路的实现方法（2）学习时序电路测试模块的编写（3）学习综合和不同层次的仿真内容：分频时序电路的仿真测试实验源代码：modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_outalways @(posedgeclk_in)eset(reset),.clk_in(clk),.clk_out(clk_out)); endmodule实验仿真：每遇到clk的上升沿一次，输出电平翻转一次（选作）设计一个字节（8位）比较器实验内容：比较两个字节的大小，若a[7:0]大于b[7:0]，则输出高电平，否则输出低电平。
实验代码：module compare(equal,a,b);input [7:0]a,b;output equal;assign equal =(a>b)1:0;"module t2;reg [7:0]a,b;reg clock;wire equal;initialbegina=0;b=0;clock=0;endalways #50 clock = ~clock;always @(posedge clock)beginrepeat(10)begina={$random}%255;qual(equal),.a(a),.b(b));endmodule第一个initial块常用于仿真时信号的给出；第二个initial块是系统任务，暂停仿真以便观察仿真波形。