触发器的电路结构和工作原理
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
响应输入D和 置C0P维信持号线
CP
D
G1 & Q1
&
Q2 S
G5 &
G2
G3 & Q3 R &
C G6
& Q4 G4
Q
根据S R确定
触发器的状态
Q
2、工作原理 CP = 0
Q4= D Q1 = D
Qn+1=Qn
0
CP
D信号存于Q4
G1
&1
Q1 D
主锁存器
从锁存器
C TG1
TG
G1 1
C
Q
TG3 TG
1 G3
Q Q
C
TG2
C TG C
C
TG4
C TG C
1 Q
1
G2
G4
C
CP
1C
2. 由传输门组成的CMOS边沿D 触发器
工作原理： (1) CP=0时: C =1，C=0，
C
CP
1C
主锁存器
从锁存器
D
C TG1
TG
G1 1
C
Q
TG3 TG
1 G3
74HC/HCT74 中D触发器的逻辑图
D1 1
C 。 TG1 ≥1 TG
G1 C TG2
C TG3 ≥1
TG G3
C TG4
1Q 1Q
C C TG C
C TG C
C
1C
P
RD 1
≥1 G2
≥1 G4
SD 1
74HC/HCT74的逻辑符号和功能表
74HC/HCT74的功能表
1S S
1Q
1D C
C1
动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。
保持时间
C
C1
D 1D
建立时间 D
tSU
Q
C
P tPL
Q
H
Q
tH tW
Tcmin
脉冲宽度 tPHL
Q 传输延时时间
tPHL
tPLH
传输延时时间
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
& Q4 D
G4
当CP =1
D信号不影响 S 、R 的状态，Q的状态不变
置0 阻塞线
CP 1 0
G1
置1维持线
&1
Q1
&
Q 2 S 0 G5
&5
G2
G23
&3 Q 3 R 1 &
G6
Q1
Q
1
D
&
0
Q4
G4
在CP脉冲的上升沿到来瞬间使触发器的状态变化
当CP =1
D信号不影响 S 、R 的状态，Q的状态不变
G5
&
Q21 S
&5
Q
G2
G23
&3
Q 31 R
&
Q
G6
D
&
Q4 D
D 信号进入触发器,为状态刷新作好准备
当CP 由0 跳变为1 Q n1 D
在CP脉冲的上升沿，触法器按此前的D信号刷新
G1
&1 Q 1 D
D&
Q2 S
D
G5 &5
G2
CP
G23
&3 Q R &
D
D =1 G6
Q D =1
Q
D =1
C
Q
TG3 TG
1 G3
Q Q
C
TG2
C
TG4
C
C TG C
C TG C
CP
1C
1 Q
1
G2
G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。
主锁存器维持原态不变。
TG3导通，TG4断开——从锁存器Q的信号送Q端。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号
2. 典型集成电路
P1D 1D 1R R
1Q
D2S S
2Q
2D C
C2
P2D 2D 2R R
2Q
D
国标逻辑符号
输入
输出
S D R D CP D Q
Q
L H× × H L
H L×× L H
L L××H H
S D R D CP D
Qn+1 Qn1
HH↑ L L H
HH↑ HH L
具有直接置1、直接置0，正边沿触发的D功能触发器
G1
&1
Q1
&
Q 2 S 1 G5
&5
G2
CP 1
置0维持 置1阻塞线
1
G23
&3
0
Q3 R &
0
G6
Q0
Q
D
0
& Q4 1
G4
在CP脉冲的上升沿到来瞬间使触发器的状态变化
2. 典型集成电路-----74LS74
SD
&
& RD
C
&
P
D
&
&
Q
SD
S
CP C1
Q
D 1D
Q
&
Q
RD
R
5.3.4 触发器的动态特性
5.3 触发器 的电路结构和工作原理
Circuit structure and work principle of Flip-Flop
5.3.1 主从触发器 5.3.2 维持阻塞触发器 *5.3.3 利用传输延时的触发器 5.3.4 触发器的动态特性
触发器 的电路结构和工作原理
5.3 触发器的电路结构和工作原理
1. 锁存器与触发器
E 锁存器在E的高(低)电平期间
对信号敏感
E
触发器在CP的上升沿(下降
CP
沿)对信号敏感
在VerilogHDL中对锁存器与 触发器的描述语句是不同的
CP
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器
1. 电Байду номын сангаас结构
主锁存器与
D
从锁存器结构相同
TG1和TG4的工作状态相同 TG2和TG3的工作状态相同
Q Q
C
TG2
C TG C
C
TG4
C TG C
1 Q
1
G2
G4
TG1导通，TG2断开——输入信号D 送入主锁存器。 Q跟随D端的状态变化，使Q=D。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
工作原理：
(2) CP由0跳变到1 :
C =0，C=1，
D
主锁存器
从锁存器
C TG1
TG
G1 1
