序列信号检测器的设计与实现数电实验报告
数字电路与逻辑计
实验报告
序列信号检测器的设计与实现
一、课题名称：
序列信号检测器的设计与实现
二、实验目的：
（1）熟悉用VHDL语言设计时序逻辑电路的方法；（2）熟悉序列信号检测器的设计方法；（3）了解状态机的设计方法。

三、实验所用仪器及元器件：
（1）计算机（2）直流稳压电源
（3）数字系统与逻辑设计实验开发板
四、实验内容：
用VHDL语言设计实现一个序列信号检测器，当检测到“”时，输出为“1”；其他情况时，输出为“0”，仿真验证其功能，并下载到实验板测试。

五、设计思路与过程：
第1步，画出原始状态图和状态表。

根据任务书要求，设计的序列检测器有一个外部输入x和一个外部输出Z。

输入和输出的逻辑关系为：当外部输入x第一个为“1”，外部输出Z为“0”；当外部输入x第二个为“0”，外部输出Z为“0”；当外
部输入x第三个为“1”，外部输出Z才为“1”。

假定有一个外部输入x序列以及外部输出Z为:
输入x： 0 1 0 1 1 1 0 1 1 1 1 0 1 输出Z： 0 0 0 1 0 0 0 1 0 0 0 0 1
要判别序列检测器是否连续接收了“”，电路必须用不同的状态记载外部输入x的值。

假设电路的初始状态为A，x输入第一个值“1”，检测器状态由A装换到B，用状态B记载检测器接受了序列的第一个值“1”，这时外部输出Z=0；x输入“0”，检测器状态由B装换到C，用状态C记载检测器接受了序列的第二个值“0”，外部输出Z=0；x输入第三个值“1”，检测器状态由C 装换到D，外部输出Z=1。

然后再根据外部输入及其他情况时的状态转移，写出相应的输出。

以上分析了序列检测器工作，由此可画出图一所示的原始状态图。

根据原始状态图可列出原始状态表，如表一所示。

0/0A1/0B1/00/00/01/0CD1/10/0图一原始状态图
表一：原始状态表
SnSn?1 X=1 B B D B X=0 0 0 0 0 Z X=1 0 0 1 0 X=0 A C A C A B C D
第2步，在对原状态表进行简化，从状态表就可以看出B、D 两个状态为等价状态。

从而可得简化后的状态表表二和状态图图二：
0/0A1/0B1/00/00/0C1/1图二简化状态图
表二：简化后的状态表
SnSn?1 X=1 B B B
Z X=0 0 0 0 X=1 0 0 1 X=0 A C A A B C。