内部反相器：
输入缓冲级：
内部逻辑门：
输出缓冲级：
输出级：
3.3 功耗与延迟估算 在估算延时、功耗时，从输入到输出选出一条级数最多的去路进行估算。在 74HC139 电路从输入到输出的所有各支路中，只有 Cs 端加入了缓冲级，其级 数最多，延时与功耗最大，因此在估算 74HC139 芯片的延时、功耗时，就以 Cs 支路电路图(如图 10 所示)来简化估算。
N＝前级等下效级反栅相的器面栅积的面积
在本例中，前级等效反相器栅的面积为 M2 的 P 管和 N 管的栅面积总和，下级 栅的面积为 4 个三输入与非门中与 Cs 相连的所有 P 管和 N 管的栅面积总和。 因此，
所以，
(2)输出缓冲级
由于输出级部分要驱动 TTL 电路，其尺寸较大，因而必须在与非门输出与输 出级之间加入一级缓冲门 M1，如图 8 所示。将与非门 M0 等效为一个反相器， 类似上述 Cs 的缓冲级设计，计算出 M1 的 P 管和 N 管的尺寸
tox=395×10﹣10m Vtp=﹣0.971428V 3.2.1 输出级电路设计
根据要求输出级电路等效电路图如图 3 所示，输入 Vi 为前一级的输 出，可认为是理想的输出，即 VIL=Vss, VIH=VDD。
图 3 输出级电路 （1） 输出级 N 管（W/L）N 的计算
当输入为高电平时，输出为低电平，N 管导通，且工作在线性区，而后级有 较大的灌电流输入，要求|IOL|≤4mA，VOL，man=0.4V，根据 NMOS 管理想电流分 方程分段表达式：
本次设计采用的是 m12_20 的模型库参数进行各级电路的尺寸计算，其 参数如下： NMOS: εox=3.9×8.85×10﹣12F/m μn=605.312×10﹣4 ㎡/Vs
tox=395×10﹣10m Vtn=0.81056V PMOS: εox=3.9×8.85×10﹣12F/m μp=219×10﹣4 ㎡/Vs
L W
2
Vtp
p Vdd
0.1Vdd
2
Vtp
1 Vdd Vtp
ln
19Vdd
20 Vdd
Vtp
令 ，并把 的值代入公式，根据 ≤2nS 的条件，计算出 WN 和 WP
的值。
即， 使 =2nS，即
因此， 所以，内部反相器的尺寸为：
W
＝3 W
L N，与非门 L N，内部反相器
tf 方程来求。关键点是先求出式中 CL（即负载）。
图 4 内部反相器 它的负载由以下三部分电容组成：①本级漏极的 PN 结电容 CPN；②下级 的栅电容 Cg；③连线杂散电容 CS。 ① 本级漏极的 PN 结电容 CPN 的计算 CPN＝Cj×（Wb）+Cjsw×(2W+2b) 其中 Cj 是每 um2 的结电容，Cjsw 是每 um 的周界电容，b 为有源区宽度，可从 设计规则获取。如若最小孔为 2λ×2λ，孔与多晶硅栅的最小间距为 2λ， 孔与有源区边界的最小间距为 2，则取 b＝6λ。Cj 和 Cjsw 可用相关公式计算， 或从模型库选取，或用经验数据。其中采用的模型库参数如下所示： C j.N 9105 F / m2 C jsw.N 5.251010 F / m C j.P 2.033104 F / m2 C jsw.P 31010 F / m 总的漏极 PN 结电容应是 N 管和 P 管的总和，即：
图 5 内部逻辑门 代入内部反相器的尺寸得，内部逻辑门的尺寸为：
3.2.4 输入级设计 由于本电路是与 TTL 兼容，TTL 的输入电平 ViH 可能为 2.4V，如果按正常内部 反相器进行设计，则 N1、P1 构成的 CMOS 将有较大直流功耗。故采用如图 6 所 示的电路，通过正反馈的 P2 作为上提拉管，使 ViH 较快上升，减小功耗，加快 翻转速度。
③ 连线杂散电容 CS
CS＝
A
ox tox
一般 CPN＋Cg≈10CS，可忽略 CS 作用，因此可以得出：
又因为：
tf
CL tox oxn
L W
n
2Vtn 0.1Vdd Vdd Vtn 2
Vdd
1 Vtn
ln
19Vdd 20Vtn Vdd
tr
CL tox ox p
0
1
1
0
1
0
1
0
1
1
0
1
0
1
1
1
110源自1××1
1
1
1
从图 1 可以看出 74HC139 芯片是由两片独立的 2—4 译码器组成的，因此设 计时只需分析其中一个 2—4 译码器即可，从真值表我们可以得出 Cs 为片选 端，当其为 0 时，芯片正常工作，当其为 1 时，芯片封锁。A1、A0 为输入 端，Y0-Y3 为输出端，而且是低电平有效。
2
p
Vtp Vdd
0.1Vdd
2
Vtp
1 Vdd Vtp
ln
19Vdd
20Vtp Vdd
令 tr=tf 可以计算（W/l）p,min 的值，计算过程如下：
计算得出：
则（W/L）P=140 取其中的大值作为输出级 P 管的尺寸，则（W/L）P=140
3.2.2 内部反相器中各 MOS 管的尺寸计算 内部基本反相器如图 4 所示，它的 N 管和 P 管尺寸依据充放电时间 tr 和
图 6 输入级电路
（1）输入级提拉管 P2 的（W/L）P2 的计算 为了节省面积，同时又能使 ViH 较快上升，取（W/L）P2＝1。若取 L=2λ，W=2 λ，要特别注意版图的画法，不要违反设计几何规则。为了方便画版图，此 处的 L 允许取 6λ。 所以， （2）输入级 P1 管（W/L）P1 的计算 此处 P1 管的尺寸取内部反相器中 P 管的尺寸，则
图 8 输出缓冲级 同理，级间的扇出系数为：
N＝前级等下效级反栅相的器面栅积的面积
将内部逻辑门等效为一个反相器，则其等效尺寸等于内部反相器的尺寸，计 算得出：
所以，
3.2.6 输入保护电路设计 因为 MOS 器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种 原因（如触摸），感应的电荷无法很快地泄放掉。而 MOS 器件的栅氧化层极 薄，这些感应的电荷使得 MOS 器件的栅与衬底之间产生非常高的电场。该电 场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使 MOS 器件失效， 因此要设置保护电路。 输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图 9 所示的为 双二极管、电阻结构输入保护电路。保护电路中的电阻可以是扩散电阻、多 晶硅电阻或其他合金薄膜电阻，其典型值为 300～500Ω。二极管的有效面积 可取 500μm2，或用 Shockley 方程计算。
150mW。 2.2 设计要求 1. 独立完成设计 74HC139 芯片的全过程； 2. 设计时使用的工艺及设计规则： MOSIS:mhp_n12； 3. 根据所用的工艺，选取合理的模型库； 4. 选用以 lambda(λ)为单位的设计规则； 5. 全手工、层次化设计版图； 6. 达到指导书提出的设计指标要求。 3. 设计方法与计算 3.1 74HC139 芯片简介
74HC139 是包含两个 2 线-4 线译码器的高速 CMOS 数字电路集成芯片， 能与 TTL 集成电路芯片兼容，它的管脚图如图 1 所示，其逻辑真值表如表 1 所示：
图 1 74HC139 芯片管脚图 表 1 74HC139 真值表
片选
输入
数据输出
Cs
A1
A0
Y0
Y1
Y2
Y3
0
0
0
0
1
1
1
0
（3）输出级 N1 管（W/L）N1 的计算 由于要与 TTL 电路兼容，而 TTL 的输出电平在 0.4～2.4V 之间，因此要选取 反相器的状态转变电平：
又知： 代入数据得：
VI * ViL,max
ViH ,min 2
1.4V
VI
*＝Vdd
Vtp 1
Vtn n /
n p
/
p
计算得到：
管的理想电流方程分段表达式：
因此,
则，
2. N 管和 P 管的充放电时间 tr 和 tf 表达式分别为
tf
CL tox oxn
L W
n
2Vtn 0.1Vdd Vdd Vtn 2
Vdd
1 Vtn
ln
19Vdd 20Vtn Vdd
tr
CL tox ox p
L W
2—4 译码器的逻辑表达式，如下所示：
Y0 Cs A1 A0 Cs A1 A0
Y1 Cs A1 A0 Cs A1 A0
Y2 Cs A1 A0 Cs A1 A0 Y3 Cs A1 A0 Cs A1 A0
74HC139 的逻辑图如图 2 所示：
图 2 74HC139 逻辑图 3.2 电路设计
W
＝ W
L P，与非门 L P，内部反相器
3.2.3 内部逻辑门 MOS 的尺寸计算 内部逻辑门的电路如图 5 所示。根据截止延迟时间 tpLH 和导通延迟时间 tpHL 的 要求，在最坏情况下，必须保证等效 N 管、P 管的等效电阻与内部基本反相 器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N 管的尺 寸放大 3 倍，而 P 管尺寸不变，即：
注意：此处 WN 和 WP 都为国际单位 ② 栅电容 Cg 的计算
Cg＝Cg，N＋Cg，P＝
AN
ox tox
＋
AP
ox tox
＝（WN＋WP）L
ox tox
此处 WN 和 WP 为与本级漏极相连的下一级的 N 管和 P 管的栅极尺寸，近似取 输出级 WN 和 WP 的尺寸。
将输出级 N 管和 P 管的宽长比：（W/L）N=48 和（W/L）P=140 代入公式 进行计算，根据设计规则，λ=0.6μ，L=2λ=1.2μ，代入得：