集成电路课程设计1. 目的与任务本课程设计是《集成电路分析与设计基础》的实践课程,其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上,训练综合运用已掌握的知识,利用相关软件,初步熟悉和掌握集成电路芯片系统设计一电路设计及模拟一版图设计一版图验证等正向设计方法2. 设计题目与要求2.1 设计题目及其性能指标要求器件名称:含两个2-4译码器的74HC139芯片要求电路性能指标:(1)可驱动10个LSTTL电路(相当于15pF电容负载);(2)输出高电平时,|l O H < 20 卩A, V O H min=4.4V;(3)输出底电平时,|l OL| < 4mA V O L ma=0.4V;(4)输出级充放电时间t r=t f , t pd V25ns;(5)工作电源5V,常温工作,工作频率f work = 30MHZ总功耗P max= 150mW。
2.2 设计要求1. 独立完成设计74HC139芯片的全过程;2. 设计时使用的工艺及设计规则:MOSlS:mhp_n12;3. 根据所用的工艺,选取合理的模型库;4. 选用以lambda(入)为单位的设计规则;5. 全手工、层次化设计版图;6. 达到指导书提出的设计指标要求。
3. 设计方法与计算3.1 74HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMO数字电路集成芯片,能与TTL集成电路芯片兼容,它的管脚图如图1所示,其逻辑真值表如表1 所示:地址输人数据输岀▼[>!> Sb A Ob A)b Y (lb lb Y Zb 丫盹加加I I I 二 _「选通I —I地址输人数擔输出图1 74HC139芯片管脚图表1 74HC139真值表从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的,因此设计时只需分析其中一个2—4译码器即可,从真值表我们可以得出Cs为片选端,当其为0时,芯片正常工作,当其为1时,芯片封锁。
A1、A0为输入端,丫0-丫3为输出端,而且是低电平有效。
2—4译码器的逻辑表达式,如下所示:丫0 C s A A C s A A o丫 1 C s A A o C s A A o丫 2 C s A A C s A A oY3 C s A A C s A A74HC139勺逻辑图如图2所示:图2 74HC139逻辑图3.2电路设计本次设计采用的是m12_20勺模型库参数进行各级电路的尺寸计算,其参数如下:-12 -4NMOS:£OX=3.9 X 8.85 X 10 F/m 卩n=605.312 X 10 m2/Vst OX=395 X 10-10m V tn =0.81056VPMOS: & OX=3.9 X 8.85 X 10- 12F/m 卩p=219X 10-4m /Vst OX=395X 10-10m V tp=- 0.971428V3.2.1输出级电路设计根据要求输出级电路等效电路图如图3所示,输入Vi为前一级的输出,可认为是理想的输出,即V L=V SS, V IH=V DD0图3输出级电路(1)输出级N 管(W/L ) N 的计算当输入为高电平时,输出为低电平,N 管导通,且工作在线性区,而后级有 较大的灌电流输入,要求|l OL | < 4mA V O L ma =0.4V ,根据NMO 管理想电流分 方程分段表达式:因此,WL s_14(0-4)3,9 X 8,85 X 10 X 605,312 X 1(5-0.61056) X 04———](T )=46则,⑵输出级P 管(W/L ) P 的计算当输入为低电平时,输出为高电平,P 管导通,且工作在线性区。
同时要求N 管和P 管的充放电时间t r =t f ,分别求出这两个条件下的(W/L ) P ,min 极限 值,然后取大者。
1.以|l O H <20 卩 A, V O H min =4.4V 为条件计算(W/L ) P ,min 极限值:用 PMOS管的理想电流方程分段表达式:-3 - 04 X 10 X 395 X 10冷巴< r > p 【(% 一人一 %|)%厂吩-2笃叫)】J*因此,W (讥-6 - 820 X 10X 395 X 10-14…(5-灯 3.9 X 8,85 X 10X 219[(5-D.971428) X (5-4.4)--2 J2. N 管和P 管的充放电时间t r 和t f 表达式分别为令t r =t f 可以计算(W/l ) p,min 的值,计算过程如下:1(5TE1056尸 5-0,81056 只 95-20X 0.810561)】X 48计算得出:L硏=714x I 。
则(W/L )P =140取其中的大值作为输出级P 管的尺寸,贝U ( W/L )P =140t ft rC Ltoxox2 V tp0.1V dd2pV ddV tp1 V dd V tpIn19V dd 20V tpdd42 X (0.81056-0.5) 1.89 X 10 X |二 5,23 x 104 x:2 箕 04714281C L t oxox n哄20匕 V dd95 - 19.42856'x In --------- ---------322内部反相器中各MOS管的尺寸计算内部基本反相器如图4所示,它的N管和P管尺寸依据充放电时间t r和t f方程来求。
关键点是先求出式中Q (即负载)。
图4内部反相器它的负载由以下三部分电容组成:①本级漏极的PN结电容G N;②下级的栅电容C g :③连线杂散电容C S o①本级漏极的PN结电容G N的计算C PN= C j X( Wb +C sw X (2W+2b)其中C是每un#的结电容,C w是每um的周界电容,b为有源区宽度,可从设计规则获取。
如若最小孔为2入X 2入,孔与多晶硅栅的最小间距为2入,孔与有源区边界的最小间距为2,则取b = 6入。
C和C sw可用相关公式计算, 或从模型库选取,或用经验数据。
其中采用的模型库参数如下所示:5 2 10C j.N 9 10 F/m C jsw.N 5.25 10 F/mC j.P 2.033 10 4F /m2C jsw.P 3 10 10F/m总的漏极PN结电容应是N管和P管的总和,即:C RN= (%W«+ c hP w p)b + q 曲(2W 詈+ 2b) + C 盹p(2Wp + b)=Ge I 2C jsw Jw s. + (C tp b + 2C.w.p)W p+ 2b甌 + q曲)=(9 X 10'5 X 6 X 0,6 X 10'6 + 2 X 5.525 X 10 ' 1Q )W S + (2.033 ■ 4X 10X 6 X 0.6 X 10 b + 6 X 10 ■ 1O )W P + 2 X 6 X 0.6 X 10「石(5.525 X 10 _ 10+ 3 X 10 ' l0) =1X29 X 10+ 1.332 X 10 V p + 6.138 X 10注意:此处W N 和W P 都为国际单位 ② 栅电容Cg 的计算C g = C g , N + C g , P = A 0X + A P —0X t oxt ox此处W 和W 为与本级漏极相连的下一级的 N 管和P 管的栅极尺寸,近似取 输出级W 和W 的尺寸。
将输出级N 管和P 管的宽长比:(W/L ) N =48和(W/L ) P =140代入公式 进行计算,根据设计规则,入=0.6卩,L=2入=1.2 □,代入得: 虫 2 3,9 X 8.85 X 10 12C = (96 + 280) X 2 X (0.6 X 10 ) X ------------------------------ ——8395 X 10 J=237 X 10 ' H F③ 连线杂散电容C S一般G N + C g 〜10G ,可忽略C S 作用,因此可以得出:C L = Cp^ + C g = 1,429 x 10 9W N + 1,332 X 10'9 + 2,43 X 10又因为:C L t ox丄 2V tn O.lV dd2ox nW n V dd V tn=(W N + W P ) L -oxt oxS= Aoxt oxt f,并把兀的值代入公式,根据卜=9三2nS 的条件,计算出W N 和W P仇一"%) 1 1叫厂呱咽 -------------------- +V -V ( V 门(%一粘)% 弋2(|V LP |-O.iv d (1) i 严%S 二%I* (—2 X 0.471428605'312 xI -阿価,f亠 0.343W W G =3(-) L p L即, 使=2 nS,即(1.429 X 10+ L332 X 10 _9 X 3W^ + 2,43 X 10 _ l3) X 395 X 10 _ 10W cW=3 — L N ,与非门L N ,内部反相器W= WLP ,与非门 Lp ,内部反相器t C Lt oxLr2 V tpdd19V dd 20 V In ------------------tpoxp W pV dd V tpV dd V tpV dd的值。
|-20|V |2 X 0.31056195-20 X 0.810S6219 1(5-0.81056)? * 5-0.81056“ 'Vdd门)J5W(「) = 2L礼内部反相卿W(7*) = 6L P「内都反相塞3.2.3内部逻辑门MOSl勺尺寸计算内部逻辑门的电路如图5所示。
根据截止延迟时间t pLH和导通延迟时间t pHL的要求,在最坏情况下,必须保证等效N管、P管的等效电阻与内部基本反相器的相同,这样三输入与非门就相当于内部基本反相器了。
因此,N管的尺寸放大3倍,而P管尺寸不变,即:图5内部逻辑门代入内部反相器的尺寸得,内部逻辑门的尺寸为:W W(y) 二3 (■)-) = 6L凡内都豐地「]L乩內邮反相蛊w w(y)= (~r)= 6L此內部宦辑门L P內部反相器324 输入级设计由于本电路是与TTL兼容,TTL的输入电平V H可能为2.4V,如果按正常内部反相器进行设计,则N、P i构成的CMOS!有较大直流功耗。
故采用如图6所示的电路,通过正反馈的P2作为上提拉管,使V H较快上升,减小功耗,加快翻转速度。
V图6输入级电路(1)输入级提拉管P2的(W/L)P2的计算为了节省面积,同时又能使V H较快上升,取(W/L)P2= 1。