课程后，电信专业学生在电子技术实验技能方面综合性质的实验训 练课程，是电子技术基础的一个部分，其目的和任务是： （1） 通过课程设计使学生能熟练掌握一种 EDA 软件（QUARTUSII）的 使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程，为 以后进行工程实际问题的研究打下设计基础。 （2） 通过课程设计使学生能利用 EDA 软件（QUARTUSII）进行至少一 个电子技术综合问题的设计，设计输入可采用图形输入法或 VHDL 硬 件描述语言输入法。 （3） 通过课程设计使学生初步具有分析、寻找和排除电子电路中常见 故障的能力。 （4） 通过课程设计使学生能独立写出严谨的、有理论根据的、实事求 是的、文理通顺的字迹端正的课程设计报告。 2、 功能要求： （1） 具有时、分、秒计数显示功能，以 24 小时循环计时。 （2） 时钟计数显示时有 LED 灯的花样显示。 （3） 具有调节小时、分钟、秒及清零的功能。
四、 硬件测试及说明
进行硬件验证时，采用试验箱上的模式七电路图，如前面的图一所 示。七段数码管 1 和 2 做为秒计时输出，4 和 5 做为分钟计时输出，7 和 8 做为小时计时输出，八个发光管 D1、D2 和 D3 用做花样显示，键 8 为清 零输入信号 reset,键 7 和键 4 分别用做调时 sethour 和调分 setmin，时 钟信号 clk 由试验箱内部提供。硬件验证前进行引脚的配置，单击 “Assignments”菜单下的“Assignment Editor”命令，再在弹出的引 脚配置器中进行引脚配置，引脚配置结果如图
各个输入/输出端口的作用为：
（1） clk 为计时时钟信号，reset 为
异步清零信号；
（2） sethour 为 小 时 设 置 信 号 ，
setmin 为分钟设置信号；
（3） daout[5…0]为小时的 BCD 码输
出
,
daout[6...0]为秒和分钟的 BCD 码
输出，enmin 和 enhour 为使能输出
1、 秒计数器模块的 VHDL 语言： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY second IS PORT( clk,reset,setmin:STD_LOGIC; enmin:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY second;
信号。
（4） 在时钟整点的时候产生扬声器驱动 信号和花样显示信号。由时钟计时模 块中分钟的进行信号进行控制。当 contr_en 为高电平时，将输入信号 clk 送到输出端 speak 用于驱动扬声 器，同时在 clk 的控制下，输出端 lamp[2..0]进行循环移位，从而控制 LED 灯进行花样显示。输出控制模块 有扬声器控制器和花样显示控制器两 个子模块组成
规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达
方式，通过相关的软件，自动完成用软件方式设计的电子系统到硬件系统，
最终形成集成电子系统或专用集成芯片。本次实习利用 QuartusII 为设计
软件、VHDL 为硬件描述语言，结合所学的数字电路的知识设计一个 24
时多功能数字钟，具有正常时、分、秒计时，动态显示，清零、快速校时
总的来说，这次设计的数字时钟电路还是比较成功的，尽管在设计 中遇到了很多问题，最后在老师的辛勤指导、同学的帮助和自己不断思 考下，终于迎刃而解，有点小小的成就感，觉得平时所学的知识有了实 用的价值，达到了理论与实际相结合的目的。最后，对给过我帮助的所 有同学和指导老师再次表示忠心的感谢！
七、 附录（源程序，加中文注释）
二、 设计方案
1、 顶层实体描述 前面已经完成了电子时钟电路的各个组成部分的设计，下面把这些
组成部分组装起来，形成完整的总体设计。该电子时钟的命名为 clock， 其外部端口如图七所示。 各个输入/输出端口的作 用如下： （1） clk 为外部时钟信号，
其频率为 1Hz，reset 为异 步清零信号. （2） sethour 和 setmin 分 别为调时调分脉冲输入信 号，当 en_set 为高电平时， 每来一个 sethour 脉冲或 setmin 脉冲，时、分输出将分别加 1； （3） second[6...0]为秒的个位和十位 BCD 码输出，min[6…0]为分钟 的个位和十位 BCD 码输出，hour[6...0]为小时的个位和十位 BCD 码 输出，它们最终中用来驱动七段数码管，lamp[2...0]为花样显示输 出信号，speak 为整点报时扬声器驱动信号 2、 模块划分
HEFEI UNIVERSITY
《在系统编程技术》项目设计报告
课程名称
在系统编程技术
任课教师
谭敏老师
设计题目 EDA 课程设计数字钟
班级
09 级电子信息工程（1）班
姓名
王雨雷
学号
0905073026
成绩
日期
2012/5/26
摘要：
EDA（Electronic Design Automation）电子设计自动化，就是以大
秒、分——60 进制计数，即从 0 到 59 循环计数，时钟——24 进 制计数，即从 0 到 23 循环计数，并且在数码管上显示数值。 （2） 时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时
间，这样使数字数字钟具有使用功能。我们可以通过实验板上的
键 7 和键 4 进行任意的调整，因为我们用的时钟信号均是 1HZ 的， 所以每 LED 灯变化一次就来一个脉冲，即计数一次。 （3） 清零功能：reset 为复位键，低电平时实现清零功能，高电平时正 常计数。可以根据我们自己任意时间的复位。 （4） 蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答” 的报警声音。 （5） LED 灯在时钟显示时有花样显示信号产生。即根据进位情况，LED 不停的闪烁，从而产生“花样”信号。
FPGA/CPLD
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PIO47-PIO40
PIO7
PIO6
PIO5
CLOCK0
PIO4
CLOCK2
PIO3
CLOCK5
PIO2
CLOCK9
PIO0
µ¥Âö³å
¼ü8
¼ü7
¼ü6
µ¥Âö³å
¼ü5
¼ü4
¼ü3
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¼ü2
¼ü1
ʵÑéµç·½á¹¹Í¼ NO.7
5、 性能指标及功图能一设模计式：七实验电路图 （1） 时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对
8
7
6
5
4
3
2
1
ÑïÉùÆ÷
SPEAKER
ÒëÂëÆ÷ÒëÂëÆ÷
ÒëÂëÆ÷ÒëÂëÆ÷
ÒëÂëÆ÷ÒëÂëÆ÷
D8 PIO47
D7 PIO46
D6 PIO45
D5 PIO44
D4 PIO43
D3 PIO42
D2 PIO41
D1 PIO40
D16
D15
D14
D13
D12
D11
D9
PIO19-PIO16 PIO23-PIO20 PIO27-PIO24 PIO31-PIO28 PIO35-PIO32 PIO39-PIO36
通过这次课程设计，我懂得了理论与实际相结合的重要性，只有理 论知识是远远不够的，只有把所学的理论知识与实践相结合，从实践中 得出结论，才能真正提高自己的实际动手能力和独立思考的能力。在设 计的过程中，我遇到许多问题，毕竟是第一次应用 VHDL 进行硬件电路系 统的设计，许多 EDA 的知识还没有充分的掌握，遇到困难也是在所难免 的，同时发现了自己的不足之处：学习知识表面化，没有深入了解它们 的原理。
校分、整点报时、花样显示等功能。利用硬件描述语言 VHDL 对设计系
统的各个子模块进行逻辑描述，采用模块化的设计思想完成顶层模块的设
计，通过软件编译、逻辑化简、逻辑分割、逻辑综合优化、逻辑布线、逻
辑仿真，最终将设计的软件系统下载设计实验系统，对设计的系统进行硬
件测试。
一、 题目分析
1、 课程设计目的： 《EDA 课程设计》是继《模拟电子技术基础》、《数字电子技术基础》
4、 设计原理： 数字钟电路设计要求所设计电路就有以下功能：时、分、秒计时显
示，清零，时、分调节，整点报时及花样显示。分、秒计时原理相似， 可以采用 60 进制 BCD 码计数器进计时；小时采用 24 进制 BCD 码进行 计时；在设计时采用试验电路箱上的模式 7 电路，不需要进行译码电路 的设计；所设计电路具有驱动扬声器和花样显示的 LED 灯信号产生。 试验箱模式 7 的电路如图一所示：
4、 顶层电路图 顶层文件是由四个模块组成，分别是时、分、秒计数器和报警的 VHDL 语言封装而成。经过锁定引脚再重新编译获得如下顶层原 理电路图：
三、 方案实现
1、 各模块仿真及描述 （1） 秒计数器模块仿真图：将标准秒信号送入”秒计数器”，秒计数
器采用 60 进制计数器，每累计 60 秒发出一个分脉冲信号，该信 号将作为分计数器的时钟脉冲，daout 代表秒输出。
（2） 分计数器电路仿真图：也采用 60 进制计数器，每累计 60 分钟， 发出一个时脉冲信号，该信号将被送到时计数器，daout 端口代 表分钟输出
（3）小时计数器电路仿真图：时计数器采用 12 进制计时器，可实现对 24 小时累计。每累计 12 小时，发出一个脉冲信号。
2、 顶层电路仿真及描述 实现了数字钟的设计，仿真结果满足设计要求。
（4） 具有整点报时功能。 3、 总体方框图：
本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、 分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计 方法，子模块利用 VHDL 语言设计，顶层文件用原理图的设计方法。 显示：小时采用 24 进制，而分钟均是采用 6 进制和 10 进制的组合。