在数字系统中，常需要对时钟脉冲的个数进行计数，以实现测量、运算和控制等功能。

具有计数功能的电路，称为计数器。

计数器是一种非常典型、应用很广的时序电路，计数器不仅能统计输入时钟脉冲的个数，还能用于分频、定时、产生节拍脉冲等。

计数器的类型很多，按计数器时钟脉冲引入方式和触发器翻转时序的异同，可分为同步计数器和异步计数器；按计数体制的异同，可分为二进制计数器、二—十进制计数器和任意进制计数器；按计数器中的变化规律的异同，可分为加法计数器、减法计数器和可逆计数器。

二进制加法计数器运用起来比较简洁方便，结构图和原理图也比其它进制的简单明了，但二进制表示一个数时，位数一般比较长。

十进制是我们日常生活中经常用到的，不用转换，所以设计十进制加法计数器比设计二进制加法计数器应用广泛，加法器是以数据的累加过程，日常生活中，数据的累加普遍存在，有时候需要一种计数器对累加过程进行运算处理，所以设计十进制加法计数器应广大人们生活的需要，对我们的生活有一个积极地促进作用，解决了生活中许多问题，所以会设计十进制加法计数器使我们对数字电路的理论和实践知识的充分结合，也使我们对电子技术基础有了深刻的了解，而且增强了我们对电子技术基础产生了浓厚的兴趣，这次课程设计使我受益匪浅！
一、设计题目 (3)
二、设计目的 (3)
三、设计依据 (3)
四、设计内容 (3)
五、设计思路 (4)
六、设计方案 (7)
七、改进意见 (10)
八、设计总结 (11)
九、参考文献 (12)
一、设计题目
十进制加法计数器
二、设计目的
1.学习电子电路设计任务。

2.通过课程设计培养学生自学能力和分析问题、解决问题的能力。

3.通过设计使学生具有一定的计算能力、制图能力以及查阅手册、使用国家技术标准的能力和一定的文字表达能力。

三、设计依据
1.用JK触发器组成。

2.实现同步或异步加法计数。

四、设计内容
1.复习课本，收集查阅资料，选定设计方案；
2.绘制电气框图、电气原理图；
3.对主要元器件进行计算选择，列写元器件的规格及明细表；
4.设计总结及改进意见；
5.参考资料；
6.编写说明书。

五、设计思路
1.设计时序逻辑电路的原则和步骤
在设计时序逻辑电路时，要求设计者根据给出的具体逻辑问题，求出完成这一逻辑功能的时序电路来。

所设计出的逻辑电路应力求最简。

当选用规模集成电路设计时，电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目最少。

而当使用中规模集成电路时，电路最简的标准则是使用的集成电路数目最少，种类最少，而且互连线也最少。

2.逻辑抽象，得出状态转换图、表
将一个给定的实际逻辑关系表示为时序逻辑函数，可以用状态转换表来描述，也可以用状态转换图来描述。

这就需要：
分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。

通常都是取原因（或条件）作为输入变量，取结果作为输出变量。

定义输出、输入逻辑状态的含义，并将电路状态顺序编号。

按照题意列出电路的状态转换表或画出状态转换图。

这样，就把给定的逻辑问题抽象为一个时序逻辑函数了。

3.状态化简
如果在状态转换图中出现这样两个状态：它们在相同的输入条件下转换到同一次态去，并得到一样的输出，则称它们为等价的状态。

显然，等价状态是重复的，可以合并为一个。

电路的状态数越少，存储电路就越简单。

状态简化的目的就在于将等价状态尽可能地合并，以得出最简的状态转换图。

4.状态分配
状态分配又称状态编码。

时序逻辑电路的状态是用触发器状态的不同组合来表示的。

因此，首先需要确定触发器的数目n。

n个触发器共有2n种状态组合，为获得M个状态组合，必须取
2n-1<M ≤2n
给每个电路状态规定对应的触发器状态组合。

每组触发器的状态组合都是一组二进制代码，因此将这项工作又称为状态编码。

如果编码方案选择得当，设计结果可以很简单；反之，编码方案选得不好，则设计的电路就会复杂得多，这里有一定的技巧。

为了便于记忆和识别，一般选用的状态编码都遵循一定的规律。

5.选定触发器的类型并求出状态方程、驱动方程和输入方程
不同逻辑功能的触发器的驱动方式会不同，所以用不同类型触发器设计出的电路也不一样。

为此，设计具体的电路前必须选定触发器的类型。

选择触发器类型时应考虑到器件的供应情况，并应力求减少系统中使用的触发器的种类。

根据状态转换图（或状态转换表）和规定的状态编码、选定的触发器类型，就可以写出电路的状态方程、驱动方程和输入方程了。

按照写出的方程画出逻辑图。

6.检查设计的电路是否能自启动
如果设计的电路不能自启动，则需要采取措施加以解决。

一种解决方法是在电路开始工作时通过置数将它置为有效循环的某一状态；另一种解决方法是通过逻辑设计过程事先检查发现并设法加以解决。

至此，逻辑设计工作已经完成。

图1是用方框图表示的上述的大致过程。

图1 时序逻辑电路的设计过程
六、设计方案
1.脉冲反馈式
通过反馈线和门电路来控制二进制计数器中各触发器的R D 端，以消去多余状态（无效状态）构成任意进制计数器。

表1十进制加法计数器的状态转换表，他的状态转换图如图2所示。

表1 十进制加法计数器状态转换表
3十进制加法计数器和4位二进制加法计数器的计数顺序完全相同。

当第十个计数脉冲CP 到来后，要求计数器返回到0000。

此时可以向4位二进制加法计数器各触发器的R D 端输入一个负脉冲，是各触发器置0，计数器回到0000状态，从而实现十进制加法计数。

图2 十进制加法计数器状态转换图
图3是采用脉冲反馈式的异步十进制加法计数器，它是由4位异步二进制加法计数器修改而成的，该电路增加了一个与非门G 输出清0信号，来控制各触发器的R D 端，实现从0000状态计数到1001状态后自动返回到0000状态。

不难看出，由于R D =Q 1Q 3，当计数器从1001状态变为1010状态时，Q 1、Q 3同时为1，R D =0使各触发器置0。

各触发器置0后，Q 1、Q 3也变为0，R D 迅速由0变为1。

下面分析其工作原理。

由图3可以看出，当计数器从0000状态计数器到1001状态时，其计数原理与4位二进制加法计数器完全相同；当计数器处于1001状态时，若再来计数脉冲，则计数器会进入1010状态，此时Q 1Q 3同时为1，R D 输出一个负脉冲，计数器迅速复位到0000状态；当计数器变为0000状态后，R D 又迅速由0变为1状态，清0信号消失，计数器又可以从0000状态重新开始计数。

显然，1010状态存在的时间很短（通常只有10ns 左右），可以认为实际出现的计数状态只有0000-1001，所以该电路实现了十进制计数功能。

图4为异步十进制加法计数器的时序图
图3 异步十进制加法计数器
R Q0 Q1 Q2 Q3
图4 异步十进制加法计数器时序图
1 2 3 4 5 6 7 8 9 10
CP
Q0
Q1
Q2
Q3
六、改进意见
脉冲反馈式异步十进制加法计数器，是在异步二进制计数器的基础上，通过脉冲反馈式来实现的。

异步计数器的计数脉冲没有加到所有触发器的CP端，而只作用于某些触发器的CP端。

当计数脉冲到来时，各触发器的翻转时刻不同。

所以，此异步计数器，要特别注意各触发器翻转所对应的有效时钟条件。

如果把所有的JK触发器集成为一个集成时序逻辑电路，则可实现的逻辑功能也较强、较稳定。

同时也有易携带、易用等特点。

七、设计总结
经过一周的奋战，我的课程设计终于完成了。

在没有做课程设计以前觉得课程设计只是对所学知识的单纯总结，但是通过这次做课程设计发现自己的看法有点太片面。

课程设计不仅是对前面所学知识的一种检验，而且也是对自己能力的一种提高。

通过这次课程设计使我明白了自己原来知识还比较欠缺。

自己要学习的东西还太多，以前老是觉得自己什么都会，什么东西都懂，有点眼高手低。

通过这次课程设计，我才明白学习是一个长期积累的过程，在以后的工作、生活中都应该不断的学习，努力提高自己知识和综合素质。

在这次课程设计中，我和同学的关系也更近了，同学之间互相帮助，有什么不懂的大家在一起商量，听听不同的看法让我们更好的理解知识，所以在这里非常感谢帮助我的同学及我的搭档。

在设计过程中，我通过查阅大量有关资料，与同学交流经验和自学，并向老师请教等方式，使自己学到了不少知识，也经历了不少艰辛，但同样收获巨大。

在整个设计中我懂得了许多东西，也培养了我独立工作的能力及团队合作的意识。

树立了对自己工我充分体会到了在创造过程中探索的艰难和成功时的喜悦。

虽然这个设计做的也作工作能力的信心，相信会对今后的学习工作生活有非常重要的影响，使不太好，但是在设计过程中所学到的东西是这次课程设计的最大收获和财富，使我终身受益。

总体来说，这次课程设计我受益匪浅。

在摸索该如何设计电路使之实现所需功能的过程中，特别有趣，培养了我的设计思维，在让我体会到了设计电路的艰辛的同时，更让我体会到成功的喜悦和快乐。

八、参考文献
1.数字电子技术杨志忠主编高等教育出版社
2.电子技术实验与课程设计毕满清主编机械工业出版社
3.电类专业课程设计指导张华主编机械工业出版社。