图4-1 全加器原理图
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4.1.1 基本设计步骤 步骤1：为本项工程设计建立文件夹
注意： 文件夹名不能用中文，且不可带空格。
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图4-2 为工程设计建立文件夹
为设计全加器 新建一个文 件夹作工作库
文件夹名取为 My_prjct
注意，不可 用中文！
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步骤2：输入设计项目和存盘
新建一个设 计文件
使用原理图输入 方法设计，必须 选择打开原理图
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图4-54 ft_top项目的设计层次
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图4-58 适配报告中的部分内容
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图4-59 芯片资源编辑窗
已用的资源
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图4-60寄存器时钟特性窗
图4-61 信号延时矩阵表
60
拖动clk到引脚
图4-62 Device View窗
61
首先选择此项
然后选择此项
最后消去选择
图4-63 适配器设置
6、符合现代电子设计规范
2
原理图输入设计的缺点
1、由于图形设计方式并没有得到标准化 ，因此图形 文件兼容性差，难以交换和移植
2、随着电路设计规模的扩大 ，电路功能原理的易读 性下降、错误排查困难、结构升级困难
3、综合优化的空间已十分有限 4、在设计中，必须直接面对硬件模块的选用
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4.1 1位全加器设计向导
a
J1-3
b
J1-4
co
J1-10
so
J1-11
目标器件EP1K30TC144引脚号 6 7 17 18
表4-5 半加器真制表
输入 ab
输出 so co
00
00
01
10
10
10
11
01
39
步骤8：设计顶层文件
(1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口
图4-34 在顶层编辑窗中调出已设计好的半加器元件
7653
Q[3..0]
图4-24 打开延时时序分析窗
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包装元件入库
选择菜单“File”→“Open”，在“Open”对话框中选择 原理图编辑文件选项“Graphic Editor Files”，然后选择 h_adder.gdf，重新打开半加器设计文件，然后选择“File” 菜单的“Create Default Symbol”项，将当前文件变成了 一个包装好的单一元件(Symbol)，并被放置在工程路径指 定的目录中以备后用。
用此键选择左窗 中需要的信号
进入右窗
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要显示的节点
消去这里的勾， 以便方便设置
输入电平
图4-9 列出并选择需要观察的信号节点
图4-18 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾)
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选择END TIME 调整仿真时间
区域。
图4-19 设定仿真时间
选择60微秒 比较合适
首先点击这里
最后注意此路 径指向的改变
然后选择此项， 将当前的原理图 设计文件设置成
工程
图4-8 将当前设计文件设置成工程文件
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注意，此路径指 向当前的工程
图4-10 路径指向当前工程
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将设计项目设置成工程文件(PROJECT)
首先点击这里
然后选择此项， 选定工程文件
图4-11 将当前设计文件设置成工程文件
编辑器
图4-3 进入MAX+plusII，建立一个新的设计文件
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首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol”
输入一个元件
也可在这里输入 元件名，如2输 入与门AND2，输
出引脚： OUTPUT
然后用鼠标双 击这基本硬件库
这是宏功能元件库
这是兆功能元件库
这是基本硬件库 中的各种逻辑元件
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(2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。
图4-35 在顶层编辑窗中设计好全加器
(3) 将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。
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(5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输 入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。
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步骤4：选择目标器件并编译
首先选择这里
器件系列选择窗， 选择FLEX10K 系列
根据实验板上的 目标器件型号选 择，如选10K10
注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示
出来
图4-12 选择最后实现本项设计的目标器件
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图4-13 对工程文件进行编译、综合和适配等操作
选择编译器
选定的 引脚号
对应的 J1接口号
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表4-2 总线方式与按位接口对照表
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表4-3 J5、J6各位与8位数码管“8421”码对照表 表4-4 J5、J6与J5-M、J6-M按位接口对照表
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图4-34 引脚对应情况
实验板位置 1、K1 2、K2 3、发光管L1 4、发光管L2
半加器信号 通用目标器件引脚名
p68
图4-69 LPM_ROM构成的4位乘法器的仿真波形
p69
图4-70 在Initialize Memory窗口中编辑乘法表地址／数据
p70
引脚锁定表
十位
个位
LED2
LED1
J5 5~8 电缆
J1 8 7 6 5
10K10 11 10 9 8
电路图 Q[7..4]
J5 1~4 电缆
J1 4 3 2 1
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步骤6：引脚锁定
锁定为co 脚
锁定为b 脚
锁定为a 脚
锁定为so 脚
图4-25 EPF10K10部分引脚情况
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图4-26半加器引脚锁定
选择引脚 锁定选项
引脚窗
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图4-27完成引脚锁定
此处输入 信号名
此处输入 引脚名
注意引脚属性 错误引脚名将 无正确属性！
按键 “ADD”即可
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再编译一次， 将引脚信息
图4-36 1位全加器的时序仿真波形
(6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。
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4.1.2 设计流程归纳
图4-37 MAX+plusII一般设计流程
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图4-38 MAX+plusII设计流程
延时网表提取、编程文件汇编 编译网表提取、数据库建立、逻辑综合、逻辑分割、适配
图形或HDL 编辑器
4. 原理图输入设计方法
1
原理图输入设计的优点
1、能进行任意层次的数字系统设计 2、对系统中的任一层次或元件的功能能进行精确的
时序仿真 3、通过时序仿真，能迅速定位电路系统的错误所在
4、通过编译和下载，能对设计项目随时进行硬件测 试验证
5、如果使用FPGA和配置编程方式，将不会有器件 损坏和损耗问题
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保存仿真文件
用此键改变仿真 区域坐标到合适
位置。
点击‘1’，使拖黑 的电平为高电平
图4-20 为输入信号设定必要的测试电平或数据
图4-21 保存仿真波形文件
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选择仿真器
图4-22 运行仿真器
运行仿真器
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图4-23 半加器h_adder.gdf的仿真波形
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选择时序分析器
输入输出 时间延迟
图4-4 元件输入对话框
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输入引脚： INPUT
输出引脚： OUTPUT
图4-5 将所需元件全部调入原理图编辑窗
将他们连接 成半加器
图4-6 半加器原理图
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首先点击这里
文件名取为： h_adder.gdf
注意，要存在 自己建立的 文件夹中
图4-7 连接好原理图并存盘
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步骤3：将设计项目设置成工程文件(PROJECT)
下载（配置） 成功！
图4-31 向EPF10K10下载配置文件 图4-18 设置编程下载方式 33
图4-32 引脚成功锁定
已成功锁定为co 脚 已成功锁定为so 脚
已成功锁定为b 脚 已成功锁定为a 脚
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图4-33 主板元件布局
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表4-1 J1，J2，J3，J4与FLEX10K10芯片的引脚对应关系
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图4-48 两位十进制频率计测频仿真波形
16us
f_in=410ns cnt_en=32us=32000ns
输出显示=16000ns/410ns=39
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图4-49 测频时序控制电路
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图4-50 测频时序控制电路仿真波形
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图4-51 频率计顶层电路原理图
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图4-53 频率计仿真波形
图4-43 信号延时矩阵表
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4.2 2位十进制频率计设计
1MHz 时钟 发生器
分频器
10Hz
显示输出
被测 信号
高频 计数
中央控 制器 1S门控
100Hz 低频 计数
除法器
图4-44 频率计原理框图
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图4-45 有时钟使能的两位十进制计数器
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图4-46 两位十进制计数器仿真波形
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图4-47 两位十进制频率计顶层设计原理图
进去
图4-28 重新编译一次
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选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去
编程窗
步骤7：编程下载
图4-29 编程下载
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在编程窗打开 的情况下选择 下载方式设置
(1) 下载方式设定。