工艺考试复习：整理者（butterflying 2011‐1‐11）1.在半导体技术发展的过程中有哪些重要事件?（一般）晶体管的诞生集成电路的发明平面工艺的发明CMOS技术的发明2.为什么硅是半导体占主导的材料？有哪些硅基薄膜？（一般）硅材料：优良的半导体特性、稳定的电的、化学的、物理的及机械的性能（特性稳定的金刚石晶体结构、良好的传导特性、优异的工艺加工能力、研究最透彻的材料、具有一系列的硅基化合物）（总结：半导体性、电、物理、化学、机械性）硅基薄膜：外延硅薄膜、多晶硅薄膜、无定形硅薄膜、SiO2与Si3N4介质膜、SiGe薄膜、金属多晶硅膜3. 微电子技术发展基本规律是什么？（重要）摩尔定律（Moore’s Law）：芯片内的晶体管数量每18个月～20个月增加1倍――集成电路的集成度每隔三年翻两番，器件尺寸每三年增加0.7 倍，半导体技术和工业呈指数级增长。
特征尺寸缩小因子，250→180→130→90→65→45→32→22→16(nm)等比例缩小比率（Scaling down principle）：在MOS器件内部恒定电场的前提下，器件的横向尺寸、纵向尺寸、电源电压都按照相同的比例因子k缩小，从而使得电路集成度k2倍提高，速度k倍提高，功耗k2倍缩小。
MOS管阻抗不变，但连线电阻和线电流密度都呈k倍增长。
（阈值电压不能缩得太小，电源电压要保持长期稳定）（总结：尺寸、电源电压变为1/k，集成度变为k^2.速度变为k倍。
（掺杂浓度变为k倍）Device miniaturization by “ Scaling‐down Principle”− Device geometry‐L g, W g, t ox, x j ⋅ 1/k− Power supply‐V dd ⋅1/k− Substrate doping‐N ⋅ k®Device speed ⋅ k® Chip density ⋅ k24. 什么是ITRS ?（重要）International Technology Roadmap for Semiconductors国际半导体技术发展蓝图技术节点：DRAM半间距Technology node = DRAM half pitch5. 芯片制造的主要材料和技术是什么？（一般）Si材料：大直径和低缺陷的单晶硅生长、吸杂工艺、薄膜的外延生长、SiGe/Si异质结、SOI 介质薄膜材料和工艺：热氧化、超薄高K栅氧化薄膜生长、互连的低K介质；高分辨率光刻：电子束掩膜版、光学光刻（电子束曝光EBL）、匹配光刻。
高分辨率的抗蚀剂、高分辨率的刻蚀技术、自对准技术；选择掺杂技术：低能离子注入（浅结形成）、高能离子注入（阱形成）、RTP（快速热处理）；器件隔离技术：PN结隔离、LOCOS（局部氧化隔离）、STI（沟槽隔离）接触和互连：多晶硅栅电极、自对准金属硅化物工艺、新型的金属栅、扩散阻挡层、高电导和高可靠性的互连材料及工艺、多层互连硅基异质结材料和器件工艺（总结:si材料，技术：光刻，掺杂，隔离，接触和互连）6. 硅片清洗的方法？什么是吸杂工艺？类别?（了解）清洗方法：湿法清洗和干法清洗吸杂技术：通过某些方法去除有源器件区的金属杂质以及缺陷吸杂三步骤：激活，扩散，俘获类别：碱金属离子的吸杂：9 PSG（磷硅玻璃）——可以束缚碱金属离子成为稳定的化合物超过室温的条件下，碱金属离子即可扩散进入 PSG9 超净工艺＋Si3N4钝化保护——抵挡碱金属离子的进入其他金属离子的吸杂：本征吸杂（利用体缺陷）和非本征吸杂（背面高浓度掺杂）7. 分别画出扩散电阻、双极型晶体管、双极型集成电路、NMOS 和CMOS 等器件的剖面图并简述其工艺步骤。
（极端重要）扩散电阻：工艺步骤：1.硅片清洗。
2.硅片氧化3.（第一次）光刻埋层，利用离子注入法（或者扩散）4.去氧化层5.外延N‐（外延用锑，因为在后期高温中P扩散太快，As易挥发）6.（第二次）光刻制造隔离，注入 P+7．（第三次）光刻扩散基区8.（第四次）光刻刻蚀N+的Vcc孔9.（第五次）光刻刻引线孔10.（第六次）光刻金属布线====PN结隔离的双极型工艺，选择轻掺杂的p‐衬底工艺步骤：1.硅片清洗。
2.硅片氧化3.（第一次）光刻埋层，利用离子注入法（或者扩散）4.去氧化层5.外延N（外延用锑，因为在后期高温中P扩散太快，As易挥发）6.（第二次）光刻制造隔离，注入 P+7. （第三次）光刻集电区，N8.（第四次）光刻基区，P9.（第五次）光刻发射区和集电区 N+10.（第六次）光刻引线孔11（第七次）光刻金属布线双阱CMOS工艺8. CMOS工艺中有哪些阱工艺？各自优缺点？(重要)单阱CMOS工艺和双阱CMOS工艺单阱CMOS工艺的问题（包括P阱和N阱工艺）：阱的掺杂浓度比衬底的要高，这会增加 S/DPN结的电容，增加衬底偏置效应双阱CMOS工艺：对PMOS和NMOS管分别优化，因而有可能对PMOS和NMOS管的开启电压、衬底调制效应和增益分别进行优化，而且可以很好地控制掺杂分布。
原始材料是n+和p+衬底和一层轻掺杂的外延层（实际衬底），这样做的目的是既可以得到轻掺杂的衬底，又可以防止闩锁效应，缺点是光刻步骤多。
成本高。
9. 写出双阱CMOS工艺的主要工艺步骤，并用剖面图说明。
（一般）（略,可讲出来就行。
分别有n阱和p阱。
有时还会用到LDD，低掺杂漏）1. Device active area definition by LOCOS isolationSiO2/ Si3N4 for field oxideLithography to define active areas (mask 1)Field oxide growth by LOCOS process2. Twin well formationP‐well lithography (mask 2) and B+ implant for NMOS devicesN‐well lithography (mask 3) and P+ implant for PMOS devicesHigh temperature drive‐in for well formation3. MOSFET threshold voltage (V TH) adjust implantNMOS device V TH adjust lithography (mask 4) and B+implantPMOS device V TH adjust lithography (mask 5) and As+ implant4. Gate oxide and poly‐Si gate processGate oxide growthPoly‐Si deposition and dopingPoly‐Si gate lithography(mask 6)5. Self‐aligned S/D formationNMOS LDD region implant (Light Doped Drain‐‐to limit hot carrier degradation)（mask 7）PMOS LDD region implant （mask 8）Formation of side‐wall SiO2 spacer along poly‐Si lineNMOS sources/drain regions formation （mask 9）PMOS sources/drain regions formation （mask10）High T thermal annealing6. Self‐aligned S‐G‐D silicide (Salicide) contacts and local interconnects process （mask11）7. Multi‐level interconnection接触光刻（mask12）1st level Al metallization（mask13）2nd level Al metallization− Oxide deposition and via lithography (mask 14)− 2nd level Al deposition and lithography (mask 15)Final passivation− Si3N4 layer Deposition by PECVD− Connection pads pattern lithography (mask 16)‐‐‐‐‐‐‐CMOS IC chips commonly used <100> wafer Bipolar and BiCMOS chips usually use with<111> wafers orientation.LDD Light Doped Drain （低掺杂漏技术）10. CMOS器件主要有哪几种隔离技术？（重要）（1）LOCOS（2）STI11. LOCOS工艺步骤？（重要）9 生长衬垫氧化物：需要特定厚度的SiO2 以减少来自Si3N4 的应力以及避免硅内的位错产生9 CVD法淀积足够厚度的Si3N4以掩蔽有源区，防止氧化物的生长9 光刻图形定义的有源区和场区9 刻蚀掉场区的 Si3N49 清洗和热氧化12. LOCOS存在什么问题？（重要）横向氧化＋横向扩散（沟道截断杂质）9 鸟嘴侵蚀：降低器件的封装密度（由于横向氧化物扩散通过衬底氧化物，因此衬底氧化物越薄，在氮化物边缘附近的氧化率越低，鸟嘴侵蚀就越小）9 硼的横向扩散和侵蚀：降低MOSFET的驱动电流（较高浓度的硼B会提高场氧化区附近的VTH）9 氧化层厚度比si高，导致不平整。
13. 沟槽隔离（STI）如何形成？画出主要步骤的剖面图。
（重要）沟槽形成、沟槽回填、氧化物刻蚀和平坦化（详细）(1) Trench formation9 Pad oxide growth and CVD Si3N4 deposition9 Lithography9 Trench etching: Si3N4+SiO2+Si9 Channel‐stop implant(2) Trench refilling9 Liner oxide growth9 CVD TEOS oxide deposition filling(3) Oxide etching and planarization9 Etching back9 Chemical Mechanical Polishing (CMP)也就是：（1）沟槽形成：衬垫氧化物的生长和淀积si3N4薄膜光刻沟槽沟槽刻蚀沟槽停止扩散（2）沟槽填充氧化物生长淀积TEOS氧化物淀积填充（3）氧化物刻蚀和平整化回刻化学机械抛光（CMP）14. 什么是闩锁（Latch‐up）效应？如何消除？（重要）闩锁效应Latch‐up：由于晶体管的寄生效应而产生的自毁现象。