集成电路CAD课程设计报告四位串行加法器设计1串行进位加法器简介1.1加法器实现多为二进制数相加的电路，称为加法器。

根据进位方式不同，有串行进位加法器和超前进位加法器之分。

采用串行进位方式，优点是电路简单，连接方便；缺点是运算速度不高。

原理：把四个全加器（例如两片74LS183）依次级联起来，便可构成四位串行进位加法器。

因此四位串行进位加法器的设计可以分以下两步进行：（1）全加器设计；（2）将全加器级联，构成四位串行进位加法器（a）（b）图（1）四位串行加法器74831.2 图2为四位串行加法器7483逻辑图图（2）四位串行加法器2 四位串行进位加法器的设计实现：2.1 输出级电路设计与TTL电路兼容驱动10个TTL①输出高电平时｜IoH｜<=20ｕＡV oHmin=4.4V②输出低点平时｜IoH｜<=20mＡV oHmax=0.4V③输出级充放电时间tr=tf计算电路如图3所示①以15个PF的电容负载代替10个TTL电路来计算tr、tf②输入V为的前一级的输出被认为是理想的输出，即：ViL=Vss,ViH=Vdd③计算电流时，负载为电流负载，有拉电流的灌电流。

图3（1）CMOS N 管（W/L ）N 的计算：当输入为高电平时（Vi=Vdd ）,N 管导通后级TTL 电路有较大的灌电流输入，此时（表示成对称形式）使方括号中的值和栅电容Cox 及电子迁移率un 为最小值:o u t00f f[]200200)()(2V V V V V V C L W I tn i s tn oxN ndsn -----⎪⎭⎫ ⎝⎛=μm ax0m in 2ox SiOox t C εε=230m ax0m in-⎪⎪⎭⎫⎝⎛=TT n n μμ(2) CMOS P 管（W/P ）p 的计算｜IoH ｜<=20ｕＡ时有 V oHmin=4.4V tr=tf① 以Ioh<=20ｕＡ时V oHmin=4.4V 的条件计算最坏的情况下Vdd=4.5V ,V ohmin=4.4v,Vtp=0.8V ,经计算可得∆∆===⎪⎭⎫⎝⎛233034956.164m inn L W []202)()(2oh tp i dd tp i oxp p ohV V V V V V C L W I -----⎪⎭⎫ ⎝⎛=μm ax0m in 2ox SiOox t C εε=230m ax 0m in-⎪⎪⎭⎫⎝⎛=T T n p μμ∆∆===⎪⎭⎫⎝⎛21532227.7pL W②tr=tp 的条件计算：CMOS 中αp=αn所以2.2 输入级设计ddtp p V V =αddtn n V V =αddp L p V k C =τ()⎥⎥⎥⎥⎥⎦⎤⎢⎢⎢⎢⎢⎣⎡-⎪⎪⎭⎫ ⎝⎛--+--=p n n n n f arth t αααατ111.011)1.0(2p pn n pn n p f r LW L W k k t t μμττ⎪⎭⎫⎝⎛⎪⎭⎫⎝⎛===⎪⎪⎭⎫ ⎝⎛∆∆===⎪⎭⎫⎝⎛233034956.164minn L W ∆∆==⎪⎭⎫⎝⎛275931138minn L W ∆∆===⎪⎭⎫⎝⎛233034956.164minn L W输入电平Vih 可能为2.4V（1）拉管P2为了节省面积，同时又能使Vih 较快上升，取图4(2)CMOS 反向器的P1管此P1管应取内部基本反向器的尺寸（3）CMOS 反相器的N 管TTL 的输出电平在0.4-2.4之间 V1*=ViLmax+Vihmin=1.4V∆∆===⎪⎭⎫⎝⎛223312p L W∆∆==⎪⎭⎫ ⎝⎛231.546内p L W式中βk=kn/kp,Vdd=5V ,Vtn=0.7V ,Vi*=1.4V , βk=17.162.3 内部基本反相器中各MOS 管尺寸的计算内部反相器的负载电容： ①本级漏极的PN 结电容Cpn ②下级的栅电容Cc1 ③连线杂散电容Cs Cpn+Cc1=10CsCs :铝线宽5um,长100um ，在场区上面，此铝线的电容为1K k V V k V p n TP DD p *I+++=+++=R TP DD TN R TN N V V V V k ββ）（∆∆=⎪⎭⎫⎝⎛=⎪⎭⎫ ⎝⎛2230W np R pl nl L L W μμβ∆∆==⎪⎭⎫⎝⎛22303345nlL W ∆∆==⎪⎭⎫⎝⎛231.546plL W ∆∆===⎪⎭⎫⎝⎛223312p L WCpn 和Cl ：N 管 其衬底是P 型，所以 NB=2⨯1016 cm-3 设结深Xi=0.5um R □=20Ω/□对于P 管Cpn=而CC1可以由：Cc1=10Cs-Cpn 求出。

下面具体计算N 管和P 管的尺寸。

N 管单位尺寸电阻为 ，总电阻为 ，)(10726.1100.19.31085.8101005C 14482014F t A s oxF SiO Al ---⨯=⨯⨯⨯⨯⨯⨯==-εεϕεε2021021C C p jn n jp Si qN C jpn ===++2l n iB n N N q k T =ϕ318õ10862.7R 1N -⨯==cm x q jμ28/10195.2cm F C p jN -+⨯=28/101396.1cm F C N jP -+⨯=Cp n Cn p +++P管单位尺寸电阻为，总电阻为。

总电容C=Cpn+Cc1+Cs=Cpn+Cc1Cc1=(Wn+Wp)LCox=10Cs-aWnCpnaWn图 5a为有源区宽度，因为最小孔为3A*3△，孔与等晶栅的间距为2△，孔与有源区边界的间距为1△（1△=1.5um ）， 所以a=6△=9um 上升时间：tr= 下降时间：tf= Wp=kWn2.4 内部逻辑门设计N 管放大三倍()LRpC rpWn Wp LCox Wp=+()L RnC rn Wn Wp LCoxWn=+k r r W Wp nn pnp ===μμ∆∆==⎪⎭⎫⎝⎛23135.46p L W ∆∆==⎪⎭⎫⎝⎛214321nL W ∆∆==⎪⎭⎫⎝⎛242363n L W ∆∆==⎪⎭⎫⎝⎛23135.46pL W图62.5 缓冲级的设计（1）输入缓冲级图7 输入级缓冲器M1为输入级，M2为内部门，M3为缓冲器 三输入与非门尺寸：M3负载的栅面积：A T 1M1M2M3单，内N n L W L W ⎪⎭⎫⎝⎛=⎪⎭⎫ ⎝⎛3'单，内P '⎪⎭⎫⎝⎛=⎪⎭⎫ ⎝⎛L W L W pM2负载的栅面积：图8扇出系数N= N=加入一级缓冲后，管子逐级放大的尺寸为=2.597M3管子尺寸为=36△/2△=79△/2△()LW W S P N ''+=单单N k ⎪⎭⎫ ⎝⎛=⎪⎭⎫ ⎝⎛L W L W P ()LW W S P N 内内+=2N P 530k 230μμ==下级栅的面积前级等效反相器栅的面积[4*Wn Wp L][4*(3Wn Wp )]6.4889[Wn Wp L]Wn +Wp +==+（+）单单（内内）（单单）W Wn3n L L（）=()W W p3p L L（）=(内部反相器的尺寸为n2=21/3=14△/2△p2=46.5/3=31△/2△(2)输出缓冲级 缓冲级M1的计算：图9由 及N 的值可得2.6 输入保护电路的设计二极管的有效面积取500μm2W L （）W L （）M0 M1 M2()()2.2402=++=LW W L W W N M P N M P N N 1内⎪⎭⎫ ⎝⎛=⎪⎭⎫ ⎝⎛L W L W M 内⎪⎭⎫ ⎝⎛L W ∆∆=⎪⎭⎫⎝⎛2691n L W ∆∆=⎪⎭⎫⎝⎛21531P L W 方方数方1030300R R Si-Poly ===图10工程估算从输入到输出的所有各支路中,只有C3端加入了缓冲级因而增加了延时与功耗,因此估算考虑最坏的情况（1）模型简化四个三输入与非门中只有一个可被选通并工作,而另三个不工作,所以在C3端经三级反相器后,将不工作的三输入与非门等效为负载电容CL1,与非门的两个输入接高电平,只将C3端信号加在反相器上,因此计算X点之后的部分.X点以前的部分CS这一条之路,最后将结果乘以3倍就可以了.图 11图 12（2）功耗计算静态功耗.瞬态功耗,交变功耗,只考虑瞬态功耗 PT=CL 总fC(VOH -VOL)VDD C L 总出门三输入与非门LPN L C C C ∑+∑+∑=14路三输入与非门的栅作为前级负载,C OX 考虑最坏情况,故取（3）延迟估算定义每级反相器，充电时间常数为放电时间常数为：于是,充电时间放电时间)(21.6)(.1栅电容PF LC W W C OX P N MAX L =+∑=PFC t L MIN OX 15,.=∑PF C aW C aW C aW C aW C N jP P P jN N N jP P P jN N PN 7175.6)(=∑+∑=+∑=∑++++设工作频率MHzf C 30=mwV V V f C P DD OL OH C L T 95.20)(≈-=总)(TP DD P Lr V V k C -=τ)(TNDD N Lf V V k C -=τ)]1()1[(12u arth u t r r -+-=τu 为从低电平充到高电平的归一化电平,u ’为从高电平放电到低电平的归一化电平。

估算中取值一级反相器的延时为：电路模拟（1）指标要求：输出级 tr=tf（2）指标要求：tpHL<25 ns tpLH=25 ns tpLH <25 ns（3）指标要求：f work =30 MHz 两个译码器的功耗 P D,max =150 mW即单译码器P D,max =75 mW)]'1()1'[(12u arth u t f f -+-=τ1.01=u 9.02=u 1.0'1=u 9.0'2=u ]9.0)19.0)[(11(21)]1()1)[((21)(2112arth k k V V C u th a u t t t n p T DB L r f r PHL PLH pd +-+-=-+-+=+=ττ∑===61536.10i pdi pd nst t3 版图设计版图设计采用了3um,CMOS设计规则。

4 版图检查1.版图设计规划检查(DRC)2.电路网表匹配(LVS)检查。

管脚排列顺序,使其均匀分布四周考虑了散热原则,两个译码分到中轴线两侧布线紧凑,缩短布线长度,减少高晶硅最小面积大面积接电源。