因为：芯片在生产过程中 会产生的电路结构上的制 造缺陷！ 所以：我们需要通过测试 来挑出那些有制造缺陷的 成品芯片，防止其流入用 户手中！
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What is Testing
测试(Testing) 所要检查的不是设计的功能错误，而 是芯片在生产过程中引入的电路结构上的制造缺陷 (physical defects)
测试并不关心设计本身具体实现了什么功能，而是要想办 法测试其是否有制造缺陷。对一个测试工程师来说，一块 MPEG 解码芯片和一块USB 接口芯片并没有太大的区别， 因为芯片功能是设计过程应解决的问题了
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障
需要通过对芯片内部制造缺陷引起的电路故障建立逻 辑上的模型，从而通过测量电路在输入输出管脚上行 为，来判断芯片内部是否存在制造缺陷 Physical Defects（制造缺陷） Fault Model（故障模型）
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Fault Model（故障模型）
故障模型
由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分 析和判断故障，需要将故障的特征进行抽象和分类，把呈现同 样效果的故障归并成同一种故障类型，并使用同一种描述方法， 这种故障描述方式称为故障模型
在设计流程中尽早考虑测试的要求，在设计阶段就为 将来的测试工作设计专门用于测试的硬件逻辑。这种 通过增加额外的逻辑以增强设计的可测试性的工作就 是可测试性设计(DFT，Design for Testability)
DFT是逻辑相关的工作，需在Gate (Logic) Level解决
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DFT的作用
当前VLSI 设计中常用的故障模型
固定型故障模型(stuck-at fault model)：使用最多 时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) …..
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Fault Model
Stuck-at 故障模型 时延故障模型
布局布线: Encounter、Astro
版图验证（版图后分析）
DRC/LVS: Calibre、 Hercules
参数提取: Star-RCXT
静态时序仿真: Primetime
Tape-out
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Why DFT and ATPG needed in Gate (Logic) Level？
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Why Testing
类似以前讲过的RTL仿真（功能仿真）的过程
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How Testing：Product Testing Today
自动测试仪(Automatic Test Equipment, ATE)上运行的测 试程序通常包含如下信息：激励向量，响应向量，以及控制 和确定ATE时序所需要的信息等
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What is DFT
设计阶段 （设计抽象层）
System (Behavioral) level
RTL
Gate (Logic) level
Layout (Physical) Level
设计结果
Specification Executable model RTL code Gate-level netlist
Cell/interconnect level position Mask-level geometry
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
从DFT来自动产生测试向量
ATPG 工具可以满足大部分生产测试中所需的测 试向量自动生成的要求，自动生成的测试向量提 供改ATE测试程序用
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Fault Model DFT ATPG ATE
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What is a Physical Defect?
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CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
在过去的设计流程中，设计队伍完成设计后将设计扔 给专门的测试队伍，由他们完成剩下的测试工作。而 测试队伍沿用功能仿真中的TestBench仿真向量进行 故障测试，最多由于仿真向量比较庞大而做些裁剪
借用功能仿真中的仿真向量进行故障测试，不能有效 控制测试成本(cost-of-test)
功能仿真不等于故障仿真，测试向量过大 ATE资源有限
提高产品质量 降低测试成本
10Βιβλιοθήκη What is ATPGDFT通过增加额外的专门用于测试的硬件逻辑， 以增强设计的可测试性。但对于测试，最后是需 要体现在由此可以产生的测试向量
ATPG：自动测试向量生成
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障。测试向 量：输入激励＋ “理想”的期待响应
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VLSI设计流程及典 型EDA工具+
ATPG: TetraMax
RTL Source Code 设计验证: VCS、Modelsim
逻辑综合: DC DFT：DFTC
静态时序仿真: Primetime
Test Pattern
常用的EDA工具
• Cadence • Synopsys • Magma • Mentor Graphics
Unit 4 VLSI设计方法
Chap11 可测试性设计与ATPG
Unit 1 绪论 Unit 2 CMOS电路设计基础 Unit 3 CMOS电路的逻辑设计 Unit 4 VLSI设计方法
Chap8 设计模式和设计流程 Chap9 RTL设计与仿真 Chap10 逻辑综合与时序仿真 Chap11 可测试性设计与ATPG Chap12 版图设计与验证
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路
等
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Physical Defects Fault Model
不管是对封装好的成品还是对尚未封装的“裸片” （die），要将探针伸入芯片结构内部进行测试，无论 从技术或是经济角度都是根本不可行的。对芯片的测 试只有通过有限的输入/输出管脚(I/O pin) 来完成