前端设计流程—时序分析
确定芯片最高工作频率
通过时序分析可以控制工程的综合、映射、布局布线等环节，减 少延迟，从而尽可能提高工作频率
检查时序约束是否满足
可以通过时序分析来查看目标模块是否满足约束，如不满足，可 以定位到不满足约束的部分，并给出具体原因，进一步修改程序直 至满足时序要求
分析时钟质量
时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时 序分析可以验证其对目标模块的影响
前端设计流程--验证平台
Modelsim
debussy
LINUX环境：VCS+debussy、 WINDOWS环境：modelsim
启动VCS验证
波形界面
仿真报告
前端设计流程
前端的基本设计流程，从输入需求到输出网表的过程。
主要步骤为：
1. RTL设计 2. 验证 3. 静态时序分析 4. 覆盖率 5. FPGA测试 6. ASIC综合
形式验证
前端设计流程--验证
前端设计流程--验证
前端设计流程--验证
功能验证的方法：
前端设计流程--验证
白盒法 黑盒法 灰盒法
前端设计流程--验证
芯片验证流程（以LINUX-VCS环境下为例）:
建立工程、 设置验证环境
撰写仿真脚本、 配置工具路径、 设置快捷命令等
用汇编 或C编写 测试case
1.时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 2.是一个迭代优化的过程。
结构说明和RTL编码 RTL仿真
逻辑综合、优化、扫描插入 形式验证（RTL和门级） 布局前STA 否 时序正确 是 布局、CT插入和全局布线
结束
前端设计流程—时序分析
转换时钟树到DC
形式验证 （扫描插入的网表 与CT插入的网表）

工艺特点
IP
芯片成熟工度艺的选择就是对这些因基于素该的工艺权下衡的
技术需求
Foundry IP、单 元库的集成、后
端设计等
前端设计流程--IP
包括如AD、DA、PLL、PAD、flash等
模拟IP： IP，这些都和芯片工艺相关，选定工
艺后向相应的工艺厂商进行购买
购买业界已经较成熟的IP的使用权，如
形式验证（扫描插 入的网表与CT插入 的网表）
全局布线后STA
否 时序正确?
是 详细布线
布图后STA
否 时序正确?
是 定案下单
后端
芯片设计流程 - 前端
芯片设计流程 - 后端
1
芯片前端设计
2
芯片后端设计
前端设计流程
前端的基本设计流程，从输入需求到输出网表的过程。
主要步骤为：
1. RTL设计 2. 验证 3. 静态时序分析 4. 覆盖率 5. FPGA测试 6. ASIC综合
前端设计流程
前端的基本设计流程，从输入需求到输出网表的过程。
主要步骤为：
1. RTL设计 2. 验证 3. 静态时序分析 4. 覆盖率 5. FPGA测试 6. ASIC综合
1.时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 2.是一个迭代优化的过程。
验证的重要性
前端设计流程--验证
前端设计流程—时序分析
1
芯片前端设计
2
芯片后端设计
芯片设计流程
半导体芯片行业三种运作模式：
IDM
Foundry
Fabless
概 念 和 市 场 调 查
前端
芯片设计流程
结构级说明、RTL编码
转换时钟树到DC
RTL仿真
逻辑综合、优 化和扫描插入
形式验证（RTL 与门级）
布图前STA
否 时序正确? 是
布图规划、布局、 CT插入和全局布线
验证工作量占整个芯片开发周期的50%到70%
验证工程师的数量应该超过设计工程师
前端设计流程--验证
验证的层次
模块级验证（block level） 子系统级验证（subsystem level） 系统级验证（system level）
前端设计流程--验证
验证的途径
模拟（simulation） 仿真（emulation） 形式验证（formal verification）
编译 测试 case
生成RTL可执行 文件，用于仿真
生成波 形文件
编译 RTL 和TB
跑仿真
VCS工具
通过gcc等工具， 将.s或.rs文件 编译成.pat文件 （存储二进制文件）
利用Debussy工具 观察波形、日志文件
比较等方法
观察结果 和并给出 测试报告
验证完整性测试 代码覆盖率 功能覆盖率
cmView工具
IP
Ethernet MAC、AMBA、DMAC等
数字IP
开源IP核:
自主设计IP： 通过硬件描述语言（VHDL\Verilog）实现 模块功能，形成RTL（寄存器传输级）代码。
在设计中，带有MEM 的模块需要内建自 测试设计BIST
设计文档
Verilog 编码
前端设计流程--RTL
前端设计流程--DFT
前端设计流程—时序分析
我们选用的静态时序分析工具同样是目前使用最广泛的， 来自Synopsys公司的PrimeTime。
时序分析
前端设计流程—时序分析
三阶段时序分析的区别 综合后STA 建立时间不符合--重新设计 保持时间不符合-此处修改或布局后修改（根据大小） 采用的统计线载模型
三阶段时序分析的区别
1.时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 2.是一个迭代优化的过程。
前端设计流程—工艺选择
包括该工艺下的芯片 制造成本和设计成本
成本
Foundry可提供的第 三方IP，IP的功能、 性能和使用情况
芯片 工艺选择
工艺 成熟度
性能、功耗、面积、 温度、寿命、可实现 的频率、可支持的金 属层数等
布局后STA
时序正确 否 是 详细布线
布线后STA 时序正确 否 是
静态时序分析
什么是静态时序分析？ 套用特定的时序模型 （Timing Model），针对特 定电路分析其是否违反设计 者给定的时序限制（Timing Constraint）。
“静态”：分析流程不需要通过输入激励的方式进行仿真。 特点：速度快，覆盖率100%
芯片可测性设计DFT（Design for Test ）
DFT
bist_en success
fail
BIST模式
BIST
scanmode
BIST MEM
reg reg MODULE reg
reg reg
Scan_in Scan_out
正常工作模式
前端设计流程—代码规则检查
RTL代码设计规则检查
采用nLint工具，针对电路进行设计规则检查，包括代码编写 风格、DFT、命名规则和电路综合相关规则等。