INTA*（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自 INTR 引脚的中断请求 已被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出 有效响应信号，以便通知外设他们的中断 请求已被响应、并令有关设备将中断向量 号送到数据总线

两种组态利用MN/MX*引脚区别
MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式


两种组态下的内部操作并没有区别


IBM PC/XT采用最大组态 本书以最小组态展开基本原理
6
8088的引脚图
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 VCC AD15 AD16 / S3 AD17 / S4 AD18 / S5 AD19 / S6 SS0* (HIGH) MN / MX* RD* HOLD (RQ)*/ GT0*) HLDA (RQ1* /GT1*) WR* (LOCK*) M / IO ( S2* ) DT / R* ( S1* ) DEN ( S0 ) ALE INTA TEST* READY RESET
ALE
STB
OE*
DT/R* DEN*
MN/MX* IO/M* RD* WR*
系统总线信号
+5V
IO/M* RD* WR*
T 8286 OE*
D7～D0
31
（1） 20位地址总线的形成


采用3个8282进行锁存和驱动 Intel 8282是三态透明锁存器，类似有 Intel 8283和通用数字集成电路芯片373 三态输出：
74LS373
具有三态输出的 TTL电平锁存器
LE 电平锁存引脚 OE* 输出允许引脚
8088
7
5.1.2 最小组态的引脚信号
1. 2. 3.
4.
5.
数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚
8
1. 数据和地址引脚
AD7～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中， 这些引脚在第一个时钟周期输出存储器或 I/O端口的低8位地址A7～A0 其他时间用于传送8位数据D7～D0
9
什么是分时复用？




分时复用就是一个引脚在不同的时 刻具有两个甚至多个作用 最常见的总线复用是数据和地址引 脚复用 总线复用的目的是为了减少对外引 脚个数 8088 /8086CPU 的数据地址线采 用了总线复用方法
10
1. 数据和地址引脚（续1）
A15～A8（Address） 中间8位地址引脚，输出、三态 这些引脚在访问存储器或外设时，提供全 部20位地址中的中间8位地址A15～A8

D触发器：信号保持，也可用作导通开关
33
D触发器
电平锁存：
高电平通过，低电平锁存 D Q C Q D Q C Q S
电平锁存 上升沿锁存
上升沿锁存：
通常用负脉冲触发锁存
负脉冲的上升沿 带有异步置位清零的 电平控制的锁存器
D Q C Q R
34
74LS273
具有异步清零的 TTL上升沿锁存器
35
提问之一： CPU引脚是如何与外部连接的呢？ 解答：总线形成

提问之二： CPU引脚是如何相互配合， 实现总线操作、控制系统工作的呢？ 解答：总线时序

30
5.1.3 最小组态的总线形成
（1）20位地址总线—— 3A 个三态透明锁存器 8282进行锁存和驱动 A采用 8282 A19～A16 19/S6～ 16/S3 OE* STB （ 2 ） 8 位数据总线 —— 8088 采用数据收发器 8286 进行驱动 A15～A8 A15～A8 8282 STB （3）系统控制信号 —— OE* 由 8088 引脚直接提供8282 A7～A0 AD 7～AD0





总线保持响应（即总线响应），输出、高电平 有效 有效时，表示 CPU 已响应总线请求并已将总线 释放 此时 CPU 的地址总线、数据总线及具有三态输 出能力的控制总线将全面呈现高阻，使总线请 求设备可以顺利接管总线 待到总线请求信号 HOLD 无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权
28
“引脚”小结
CPU引脚是系统总线的基本信号 可以分成三类信号： 8位数据线：D0～D7 20位地址线：A0～A19 控制线：

ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND
29
“引脚”提问
22
4. 总线请求和响应引脚
HOLD 总线保持（即总线请求），输入、高电平 有效 有效时，表示总线请求设备向CPU申请占 有总线 该信号从有效回到无效时，表示总线请求 设备对总线的使用已经结束，通知CPU收 回对总线的控制权
23
4. 总线请求和响应引脚（续1）
HLDA（HOLD Acknowledge）
26
5. 其它引脚（续2）
Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） 组态选择，输入 接高电平时，8088引脚工作在最小组态； 反之，8088工作在最大组态
27
5. 其它引脚（续3）
TEST* 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当 CPU 执行 WAIT 指令时，他将在每个时钟周 期对该引脚进行测试：如果无效，则程序踏步 并继续测试；如果有效，则程序恢复运行 也就是说， WAIT 指令使 CPU 产生等待，直到 引脚有效为止 在使用协处理器 8087 时，通过引脚和 WAIT 指 令，可使8088与8087的操作保持同步
18
2. 读写控制引脚（续6）
SS0*（System Status 0） 最小组态模式下的状态输出信号 它与 IO/M* 和 DT/R* 一道，通过编码指示 CPU在最小组态下的8种工作状态：
1. 2. 3. 4.
19
取指 存储器读 存储器写 过渡状态
5. 6. 7. 8.
中断响应 I/O读 I/O写 暂停
13
2. 读写控制引脚（续1）
IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示 CPU 将访问 I/O端口，这时地址总线A15～A0提供16位 I/O口地址 该引脚输出低电平时，表示CPU将访问存 储器，这时地址总线 A19 ～ A0 提供 20 位存 储器地址
24
5. 其它引脚
RESET 复位请求，输入、高电平有效 该信号有效，将使 CPU 回到其初始状 态；当他再度返回无效时， CPU 将重 新开始工作 8088 复位后 CS ＝ FFFFH 、 IP ＝ 0000H ， 所以程序入口在物理地址FFFF0H
25
5. 其它引脚（续1）
CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。 8088的标准工作时钟为5MHz IBM PC/XT机的8088采用了4.77MHz的时 钟，其周期约为210ns
21
3. 中断请求和响应引脚（续2）
NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向 CPU 申请不可屏蔽 中断 该请求的优先级别高于 INTR ，并且不 能在CPU内被屏蔽 当系统发生紧急情况时 ，可通过他向 CPU申请不可屏蔽中断服务
17
2. 读写控制引脚（续5）
DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据， 可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）
14
2. 读写控制引脚（续2）
WR*（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示 CPU 正在从存储器或 I/O 端 口读入数据
15
2. 读写控制引脚（续3）
4
5.1.1 8088的两种组态模式

两种组态构成两种不同规模的应用系统 最小组态模式


构成小规模的应用系统 8088本身提供所有的系统总线信号 构成较大规模的应用系统，例如可以接入 数值协处理器8087 8088 和总线控制器 8288 共同形成系统总 线信号

最大组态模式


5
5.1.1 8088的两种组态模式（续）

指引脚信号的定义、 信号从芯片向外输出， 作用；通常采用英文 外部特性表现在其引脚信号上，学习 起作用的逻辑电平 还是从外部输入芯片， 单词或其缩写表示 时请特别关注以下几个方面： 高、低电平有效 或者是双向的 输出正常的低电平、 ⑴ 引脚的功能 上升、下降边沿有效 高电平外，还可以输 出高阻的第三态 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力