通信总线：也称为外部总线，是微机与微机，微机与外设之间 进行通信的总线。
4.1.3 总线的主要性能参数
1. 总线频率：
以MHz表示的工作频率，是总线速率的一个重要参数。 2. 总线宽度：指数据总线的位数。 3. 总线的数据传输率 = (总线宽度/8位)×总线频率 例：PCI总线的总线频率为33.3MHz，总线宽度为64位的情况下 ，总线数据传输率为266MB/s 。
第二个周期：又送INTA，通知外设送中断类型码到数据线上，以 便CPU取得该中断服务程序入口地址，转入该中断服务。
六、8086/8088等待状态时序 在任何时刻，当CPU检测到READY引脚为低电，则在T3～T4 之间插入等待周期Tw，直至READY为高。 七、总线空闲周期 CPU不与MEM或I/O之间传送数据时，则不执行总线周期，BIU 则不和总线打交道，此时进入总线空闲周期T。 进入总线空闲周期之前: ① 若当前是写周期，则在总线空闲周期中，地址/数据复用脚上还 会继续有驱动前一个总线周期的数据D15～D0。 ② 若当前是读周期，则在总线周期中，AD15～AD0处于高阻态。 而S6～S3保持不变，维持前一个总线周期电平。在CPU内部，EU 仍在工作。 所以总线空闲周期，是CPU总线空操作，BIU对EU的等待。
2.地址与数据接口信号 AD[31:00] T/S：它们是地址、数据多路复用的 输入/输出信号 在FRAME#有效的第1个时钟，AD[31:00]上传送的 是32位地址，称为地址期 。 在IRDY#和TRDY#同时有效时，AD[31:00]上传送 的为32位数据，称为数据期。

C/BE[3:0]# T/S：它们是总线命令和字节使能多路复 用信号线 地址期内是总线命令，数据期内是字节使能信号。
二、8086存贮器写时序
三、8088访问存贮器时序---基本同8086（从略） 四、8086/8088访问I/O的时序 与访问MEM时序相比，仅有M/IO（或IO/M）的区别。
五、中断响应周期 当 ①INTR 脚为高电平，向CPU提出中断请求。 ②IF=1 则CPU在执行完当前指令后响应中断，进入中断响应时序，其 中包含两个中断响应周期： 第一个 第二个 中断响应周期 中断响应周期 T1 T2 T3 T4 T1 T2 T3 T4 CLK INTA AD7~AD0 向量类型 第一个周期：送INTA，表示①响应中断, ②外设取消INTR信号用。
存储器读(从内存空间映像中读数)
存储器写(向内存空间映像中写)
1000 1001 1010 1011 1100 1101 1110 1111
命令类型说明 保留 保留 配置读 配置写 存储器多行读 双地址周期 存储器行读 存储器写并无效
4.3.5 PCI总线协议
1．PCI总线的传输控制遵循的管理规则： (1) FRAME#和IRDY#定义了总线的忙/闲状态。
CPU总线：微机系统中速度最快的总线，主要在CPU内部，连 接CPU内部部件，在CPU周围的小范围内也分布该总线，提供 系统原始的控制和命令。 局部总线：在系统总线和CPU总线之间的一级总线，提供CPU 和主板器件之间以及CPU到高速外设之间的快速信息通道。
系统总线：也称为I/O总线，是传统的通过总线扩展卡连接外部 设备的总线。由于速度慢，其功能已经被局部总线替代。
4.仲裁接口信号

REQ# T/S：总线占用请求信号 GNT# T/S：总线占用允许信号
5.错误报告接口信号


PERR# S/T/S：数据奇偶校验错误报告信号
SERR# O/D：系统错误报告信号
6.中断接口信号

PCI有4条中断线，分别是INTA#、INTB#、INTC# 、INTD# ，电平触发，多功能设备可以任意选择一 个或多个中断线，单功能设备只能用INTA#。
60.96 80
12.7
4.3.4 PCI总线命令
PCI总线命令表
C/BE[3:0]#
0000 0001 0010 0011 0100 0101 0110 0111
命令类型说明 中断响应 特殊周期
I/O读(从I/O端口地址中读数据) I/O写(向I/O端口地址中写数据)
C/BE[3:0]#
保留 保留
总线标准的特性如下：
1.物理特性: 总线物理连接方式(电缆式、蚀刻式），总线根数、插头和插 座形状，引脚排列等。
2.功能特性: 描述一组总线中每一根线的功能。 3.电器特性:定义每根线上信号的传递方向以及有效电平范围。一般定义送入CPU的 信号为输入信号，从CPU中送出的信号是输出信号。低电平有效的信号用信号名后 带#来表示。如CS#、REQ#。 4.时间特性:定义每一根线在什么时候有效，这和总线操作的时序有关。
11空闲、00数据、10最后一个数据、01等待状态。 (2) 一旦FRAME#信号被置为无效，在同一传输期间 不能重新设置。 (3) 除非设置IRDY#信号，一般情况下不能设置 FRAME# 信号无效。 (4) 一旦主设备设置了IRDY#信号，直到当前数据期结 束为止，主设备一般不能改变IRDY#信号和 FRAME#信号的状态。
REQ
主
ACK
从
4.分离方式
总线读周期分成两个子周期 • 寻址子周期 • 数据传送子周期
在两子周期之间，退出总线，从设备准备数据。
clk address data
4.2 8086/8088CPU总线时序
微处理器时序概念 当CPU执行指令时，送出一系列的控制信号，这些控制信号在 时间上的关系称为CPU时序。 从时序角度考虑，微处理器的执行工作可分作三种类型的周期： 1.时钟周期(Clock Cycle) 时钟周期也称为T状态，是微处理器动作处理的最小时间单位。 时钟周期值的大小是由系统时钟（晶振频率）确定的，T=1/f。 2.总线周期(Bus Cycle，由若干时钟周期组成，也称机器周期。） 总线周期是指微处理器对MEM或I/O端口完成一次读或写所需要 的时间。 8086/8088微处理器有两种总线操作周期：读总线周期和写总 线周期。 8086/8088的一个基本总线周期由4个时钟周期组成。
1. PCI插槽
5V 32位插槽
连接 卡口
5V 64位插槽 3.3V 32位插槽 3.3V 64位插槽 a. 4种PCI卡插槽
A1 外 B1 1.27
A49 A52
A62 内
B49 77.48
3.82
B52 B62
b. 5V32位PCI插槽
2.PCI插卡
IC 外 边 IC
IC
里 边
1.91
ቤተ መጻሕፍቲ ባይዱ41.6
4.2.2 8086多CPU系统读写存储器简介
一、8086多CPU系统读存贮器
二、8086多CPU系统写存贮器
8086多CPU系统写存贮器时序图
三、8088多CPU系统读/写存贮器
与8086不同之处 ① AD7～AD0复用 ② 无BHE
4.3 PCI总线
4.3.1 PCI总线的特点
1) 独立于处理器
4.2.1 8086/8088典型时序分析 一、8086存贮器读时序 1. ALE 2. BHE
图 8286与8088的连接
3. DEN 4. DT/R
T1状态 ① M/IO信号确定CPU是要从MEM还是I/O端口读数据且一直保持 到本总线周期结束。 ② CPU在T1通过地址线输出地址，这些地址值要保持到T2状态。 ③ 地址值必须锁存，锁存信号用ALE。 ④ BHE信号也要锁存。 ⑤ DT/R输出为低电平，表示本总线周期的数据总线方向是由外 向CPU内传送数据。 T2状态 ⑥⑦⑧ 在T2状态，地址信号消失，AD15－AD0进入高阻状态，为 数据读入作准备；而A19/S6－A16/S3及BHE/S7引脚输出状态信号S7~S3。 ⑨ RD输出低电平信号表示读操作，数据送往数据总线。 ⑩ DEN信号也在T2状态变低，表示数据允许。 T3状态 在T3状态，来自MEM或I/O的数据被送到数据总线，CPU在T3 状态结束时读取数据总线上的数据。
7. 64位总线扩展信号
AD[63:32]
T/S：扩展的32位地址和数据多路复用线

C/BE[7:4]# T/S：总线命令和字节使能多路复用扩展 信号线
REQ64# S/T/S，64位传输请求信号 S/T/S：64位传输允许信号 PAR64 T/S：奇偶双字节校验

ACK64#
4.3.3 PCI插槽和PCI扩展卡
⒊ 指令周期(Instruction Cycle) 指令周期反映了执行一条指令所需要的时间。 一个指令周期通常由若干个总线周期组成。 不同指令的执行时间不同，即周期长短不一样。简单指令只 需要一个总线周期，复杂指令就需要较多的总线周期。
8086最基本的总线周期是CPU与MEM或I/O进行通信。 一个基本总线周期由4个时钟周期（T1，T2，T3，T4）构成。 T1：CPU从地址/数据线上送出地址。 T2：地址撤消。若是CPU读：地址/数据线是高阻； 若是CPU写：地址/数据线是数据。 T3：数据稳定在总线上，在T3与T4交界处采样数据，进入T4状态。 T4：结束状态。
第4章 微机总线结构与时序
主讲：李武森
南京理工大学 电光学院
主要内容
4.1 总线概述 4.2 8086/8088CPU总线时序 4.3 PCI总线 4.4 通用串行总线USB 本章重点： 8086/8088系统组织；PCI和USB总线。
4.1 总线概述
4.1.1 总线标准的概念与特性
总线：是在模块和模块之间或设备与设备之间的一组进行互 连和传输信息的信号线，信息包括指令、数据和地址。 总线标准：指芯片之间、扩展卡之间以及系统之间，通过总 线进行连接和传输信息时，应该遵守的一些协议与规范。
4.1.4 总线操作和总线传送控制
一、总线操作的4个阶段
1. 总线请求和仲裁阶段： 主模块向总线仲裁机构提出总线使用申请，总线仲裁机构决 定使用总线的主模块。