课程设计任务书学生姓名：专业班级：指导教师：阙大顺王虹工作单位：信息工程学院题目: 位同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。

要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：位同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。

时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Proakis.Digital Communications. 北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日目录1 软件介绍 (2)2 设计原理 (3)3 设计思路 (4)3.1设计方法 (4)3.2思路流程 (4)4 电路仿真 (6)4.1 码型变换模块 (6)4.2鉴相模块 (7)4.3 控制调节模块 (8)5 运行结果与总结 (9)6 总电路图 (10)7 心得体会 (11)8 参考文献 (12)9 成绩评定表 (13)1 Xilinx ISE软件介绍Xilinx ISE硬件设计工具。

相对容易使用的、首屈一指的PLD设计环境！ ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。

利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。

1）图形或文本输入(Design Entry),包括原理图、状态机、波形图、硬件描述语言，是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器、状态机编辑器、原理图编辑器、IP核生成器和测试激励生成器等。

2）综合（Synthesis），是将行为和功能层次表达的电子系统转化为低层次模块的组合。

一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网表文件，即构成对应的映射关系。

3）实现(Implementation)，是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。

Xilinx ISE的实现过程分为：翻译、映射、布局布线等3个步骤。

4）验证（Verification），包含综合后仿真和功能仿真等。

功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。

5）下载（Download），即编程设计开发的最后步骤就是将已经仿真实现的程序下载到开发板上，进行在线调试或者说将生成的配置文件写入芯片中进行测试。

在ISE中对应的工具是iMPACT。

2 基本原理位同步位同步的目的是使每个码元得到最佳的解调和判决。

位同步可以分为外同步法和自同步法两大类。

一般而言，自同步法应用较多。

外同步法需要另外专门传输位同步信息。

自同步法则是从信号码元中提取其包含的位同步信息。

自同步法又可以分为两种，即开环同步法和闭环同步法。

开环法采用对输入码元做某种变换的方法提取位同步信息。

闭环法则用比较本地时钟和输入信号的方法，将本地时钟锁定在输入信号上。

闭环法更为准确，但是也更为复杂。

位同步不准确将引起误码率增大。

同步是数字通信中必须解决的一种重要的问题。

所谓同步，就是要求通信的收发双方在时间基准上保持一致，包括在开始时间、位边界、重复频率等上的一致。

数据通信双方的计算机在时钟频率上存在差异，而这种差异将导致不同的计算机的时钟周期的微小误差。

尽管这种差异是微小的，但在大量的数据传输过程中，这种微小误差的积累足以造成传输的错误。

因此，在数据通信中，首先要解决的是收发双方计算机的时钟频率的一致性问题。

一般方法是，要求接收端根据发送端发送数据的起止时间和时钟频率，来校正自己的时间基准和时钟频率，这个过程叫位同步。

可见，位同步的目的是使接收端接收的每一位信息都与发送端保持同步。

目前实现位同步的方法主要有外同步法和自同步法两种：1、外同步法。

外同步的方法是，发送端发送数据之前先发送同步时钟信号，接收方用这一同步信号来锁定自己的时钟脉冲频率，以此来达到收发双方位同步的目的；2、自同步法。

接收方利用包含有同步信号的特殊编码（如曼彻斯特编码）从信号自身提取同步信号来锁定自己的时钟脉冲频率，达到同步目的。

3 设计思路3.1 设计方法根据《通信原理》第十三章所学内容，与所查的关于位同步信号提取电路相关性能、设计方法，结合对Xilinx ISE的学习，用电路图和程序语言表述出题目所要求的位同步信号提取电路，然后使用Xilinx ISE软件对之进行仿真。

3.2 思路流程本次课设对位同步信号采用数字锁相环法提取，数字锁相环的主要特点是鉴相信号为数字信号，鉴相输出也是数字信号，即环路误差电压是量化的，没有模拟环路滤波器。

由于数字锁相环的输入是经过微分和全波整流后的信号，故这种数字锁相环也称为微分整流型数字锁相环，其原理框图如上图所示。

该电路由码型变换器、鉴相器、控制调节器组成，各部分的作用如下：码型变换器完成解调出的基带NRZ 码到RZ 码的变换，使鉴相输入信号X 含有位同步x微分整流NRZ 码单稳4单稳5单稳1单稳2单稳3与门a与门b晶振整形或门扣除门分频器附加门码型变换器鉴相器控制调节器位同步信号常闭门常开门C BADFGH（RZ 码）Ynf 0离散谱分量。

鉴相器用于检测信号X与输出位同步信号（分频输出D）相位间的超前、滞后关系，并以量化形式提供表示实时相位误差的超前脉冲F和滞后脉冲G，供控制调节器使用。

当分频输出位同步信号D相位超前与信号X时，鉴相器输出超前脉冲F（低电平有效）；反之，则输出滞后脉冲G（高电平有效），二者均为窄脉冲。

控制调节器的作用是根据鉴相器输出的误差指示脉冲，在信号D与信号X没有达到同频与同相时调节信号D的相位。

高稳定晶振源输出180°相位差、重复频率为nf0的A、B 两路窄脉冲序列作为控制调节器的输入，经n分频后输出重复频率为f0的被调位同步信号D，它与信号X在鉴相器中比相。

因超前脉冲F低电平有效并作用于扣除门（与门），平时扣除门总是让脉冲序列A通过，故扣除门为常开门，又因滞后脉冲G高电平有效并作用于附加门（与门），平时附加门总是对序列B关闭的，故附加门为常闭门。

当信号D的相位超前与信号X的相位时，鉴相器输出窄的低电平超前脉冲F，扣除门（与门）将从脉冲序列A中扣除一个窄脉冲，则n分频器输出信号D的相位就推迟了Ts /n（相移360°/n），信号D的瞬时频率也被调低；当信号D的相位滞后于信号X的相位时，鉴相器输出窄的高电平滞后脉冲G，附加门（与门）此时打开让脉冲序列B（与脉冲序列A保持180°固定相差）中的一个脉冲通过，经或门插进来自扣除门输出的脉冲序列A中，则分频器输入多插入的这个脉冲使n分频器输出信号的D相位提前了Ts /n（相移360°/n），信号D的瞬时频率则被提高。

由此可见，环路对信号D相位和频率的控制调节是通过对n分频器输入脉冲序列步进式加、减脉冲实现的，经环路的这种反复调节，最终可达到相位锁定，从而提取出位同步信号。

4 电路仿真4.1码型变换模块码型变换模块的主要元件为微分器，如图所示此微分器又是由以移位寄存器为主要模块而构成以下为移位寄存器的构成4.2鉴相模块以下为鉴相模块的构成4.3 控制调节模块以下为控制调节模块的构成，分为两部分。

下图为带有振荡器的第一部分。

下图为带有附加门，扣除门的第二部分码元信号从码型变换模块输入，经微分，由NRZ码转为RZ码，然后经过鉴相模块判断超前或滞后，再根据超前滞后的情况进入控制调节模块，进行附加或者扣除码元数，最后输出，即可实现位同步信号的提取。

5 运行结果与总结6 总电路图7 心得体会8 参考文献[1] 江国强.EDA技术与应用. 北京：电子工业出版社，2010[2] 段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004[3]高西全，丁玉美.数字信号处理（第三版）学习指导，西安科技大学出版社，2001.[4] John G. Proakis.Digital Communications. 北京：电子工业出版社，2011.[5] 刘泉、江雪梅，信号与系统，高等教育出版社，2006.本科生课程设计成绩评定表姓名李春畅性别男专业、班级电信0904课程设计题目：位同步信号提取电路功能模块的设计与建模课程设计答辩或质疑记录：成绩评定依据：最终评定成绩（以优、良、中、及格、不及格评定）指导教师签字：年月日。