0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
次 态 y2(n+1)y1(n+1) y0(n+1)
0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0
C2 T2 C1 T1 C0 T0
0 0 0 1 0 0 0 1 d d d 1 d d d 1 0 1 0 1 0 1 0 1 d 1 d 1 d 1 d 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
（1） 写出方程
J1 Q 3 , K1 1 J 2 K2 1 n J3 Q1nQ2 , K3 1
n
Q1
n 1
Q 3 Q1
n
n 1 n 2
n
n
CP 1 cp
n CP Q 2 1
n
Q2 n 1 Q 2
Q3
n 1
（2）状态真值表
Q3
0 0
Q Q Q3
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同 的特点： ☆ 电路状态的转换是在脉冲作用下实现的； ☆ 电路对过去输入信号的记忆由触发器的状态体现。
第六章 异步时序逻辑电路
事实上，对上述特点可进一步理解如下：
● 脉冲信号只不过是电平信号的一种特殊形式。 ● 电路中的触发器，不管是哪种类型，都是由逻辑门加 反馈回路构成的。 将上述两个特点一般化，便可得到时序逻辑电路中更具 一般性的另一类电路——电平异步时序逻辑电路。
（3）状态转换图
000
001
010
011
111
110
101
100
（4）功能描述（文字描述、波形图） 异步六进制递增计数器，且具有自启动能力。 EWB仿真实验（6-3）
第六章 异步时序逻辑电路
6.1.3 脉冲异步时序逻辑电路的设计
一、方法与步骤 ⒈ 方法: 脉冲异步时序逻辑电路设计的方法与同步时序 逻辑电路设计大致相同，主要应注意两个问题。
激励函数
输出
Z
0 0 0 0 0 0 0 1
第六章 异步时序逻辑电路
根据激励函数和输出函数真值表，并考虑到 x为 0时 (无脉 冲输入, 电路状态不变) ，可令各触发器时钟端为0，输入端 T随意。可得到简化后的激励函数和输出函数表达式如下： C2 = xy1y0 ； T2 = 1
C1 = xy0
C0 = x Z = xy2y1y0
x/z
101
1/0
第六章 异步时序逻辑电路
相应二进制状态表为： 现态 y2 y1 y0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 次态y2n+1y1n+1y0n+1 /输出Z x=1 001/0 010/0 011/0 100/0 101/0 110/0 111/0 000/1
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
1K CI 1J
EWB仿真实验（6-5）
思考题：用D触发器设 计三位二进制异步加 法计数器。
cp
1
第六章 异步时序逻辑电路
同步二进制计数器（三位二进制）
（1）加法
000 001 010 011 100 101 110 111
Q3Q2Q1，cp3=cp2=cp1=cp
J1 K1 1
J 2 K2 Q1n n J3 K3 Q2 Q1n

n n n J n Kn Qn Q Q 1 n 2 1
第六章 异步时序逻辑电路
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
1K CI 1J 1
EWB仿真实验（6-1）
第六章 异步时序逻辑电路
例6.2 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
Q1 Q2 Q3
cp
1J
Q Q
1
1J
Q Q
&
1J
Q Q
CI (3) 1 1K
CI (2) 1K 1
CI (1) 1K
解：由电路可知，CP1=CP3=CP，CP2=Q1。
第六章 异步时序逻辑电路
第六章 异步时序逻辑电路
⒉步骤 设计过程与同步时序电路相同，具体如下：
① 形成原始状态图
② 状态化简 ⑤ 画逻辑电路图
③ 状态编码 ④ 确定激励函数 和输出函数
第六章 异步时序逻辑电路
二、举例 例1 用T触发器作为存储元件，设计一个异步模8加1计数 器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。 解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 ⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。
第六章 异步时序逻辑电路
6.2.2 脉冲异步时序逻辑电路的分析 分析的方法和步骤
（1）看清电路，写出方程
输出方程 次态方程 激励方程 时钟方程（异步时序电路）
（2）列出状态真值表 （3）做出状态表、状态图 （4）功能描述：文字描述或时序图
（5）检查能否自启动 自启动(自校正)能力：指当电源合上后，无论电路 处于何种状态，均能自动进入有效计数循环。否则 称无自启动能力。
cp Q3 Q2 Q1
异步五进制递增计数器，且具有自启动能力。 EWB仿真实验（6-2）
第六章 异步时序逻辑电路
例6.3 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
Q3 Q2 Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J &
1K CI 1J
1K CI 1J
1
cp
第六章 异步时序逻辑电路
第六章 异步时序逻辑电路
一、 电平异步时序逻辑电路的结构特点 ⒈ 结构框图
图中： x1，…， xn：外部输入信号；
Z1，…，Zm：外部输出信号； Y1，…，Yr：激励状态；
y1，…，yr：二次状态；
Δt1，…，Δtr：反馈回路中 的时间延迟。
第六章 异步时序逻辑电路
⒉ 组成
电平异步时序逻辑电路可由逻辑门加反 馈组成。
第六章 异步时序逻辑电路
⑵确定激励函数和输出函数 假定状态不变时，令相应触发器的时钟端为 0 ，输入端 T 任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲 出现)，T端为1。 根据状态表，可得到x为1时激励函数和输出函数真值表：
输入脉冲 现 态
x
1 1 1 1 1 1 1 1
y2 y1 y0
第六章 异步时序逻辑电路
例6.1 分析下图所示脉冲异步时序逻辑电路，指出该电 路功能。 解:该电路由两个J-K 触发器和一个与门组成， 有一个输入端x和一个输 & 出端Z，输出是输入和状 态的函数，属于Mealy型 脉冲异步时序电路。 ⑴ 写出方程
Z xy2 y1 J1 K1 1 CP 1 x J 2 K2 1 CP2 y1
0/0
x/Z
0/0
现态 y2 y1 0 0 1 1 0 1 0 1
y2n+1y1n+1/Z x=10 0 1/0 1 0/0 1 1/0 0 0/0
0/0
00
1/1
1/0
01
1/0
11
1/0
10
0/0
第六章 异步时序逻辑电路
（4）功能描述（文字描述、波形图）
x y2 y1 Z
该电路是一个模4加1计数器， 当收到第四个输入脉冲时，电路产生一个进位输出脉冲。
； T1 = 1
； T0 = 1
第六章 异步时序逻辑电路
⑶画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定要求的 逻辑电路如下图所示。
第六章 异步时序逻辑电路
例2 设计一个异步三位二进制加法计算器。
解：设Q3Q2Q1
000 001 010 011 100 101 110 111
由计数规律说明电路的组成 Q1：每来一个时钟脉冲状态翻转一次。 J1=K1=1，cp1=cp Q2：当Q1由10时， Q2的状态翻转一次。
（1） 写出方程 J1 K1 1
J 2 Q3 , K 2 1
n J 3 Q 3 Q2 , K3 1 n
n
Q1
n 1
Q1
n
n
n n
CP 1 cp
n CP Q 2 1
Q2 n 1 Q 3 Q 2
Q3
n 1 n Q 3 Q2
（2）状态真值表
Q3
n n n
第六章 异步时序逻辑电路
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
1K CI 1J 1
&
cp
EWB仿真实验（6-7）
第六章 异步时序逻辑电路
作业3.15
CP A Q1 Q2
第六章 异步时序逻辑电路
6.2 电 平 异 步 时 序 逻 辑 电 路
（1）Mealy型 （2）Moore型
第六章 异步时序逻辑电路
6.2 （脉冲）异步时序逻辑电路
6.2.1 脉冲异步时序逻辑电路的结构模型