（2）状态真值表
现态 y2 0 y1 0 J2 激励函数 K2 J1 K1 时钟 cp2 cp1 次态 y2n+1 y1n+1
0
1 1
1
0 1
Z xy2 y1 J1 K1 1
J 2 K2 1
CP 1 x
CP2 y1
（3）状态表、状态转换图
0/0
x/Z
0/0
现态 y2 y1 0 0 1 1 0 1 0 1
第 六
章
异 步 时 序 逻 辑 电 路
6.1 异步时序逻辑电路的特点和分类
6.1.1 特点
1、电路不存在统一的时钟脉冲； 2、电路状态的改变，直接依赖于输入信号的变化； 6.1.2 分类 1、根据输入信号的形式
（1）脉冲型 （2）电平型
2、根据输出信号的依从关系
（1）Mealy型 （2）Moore型
1K CI 1J 1
&
cp
EWB仿真实验（6-7）
作业3.15
CP A Q1 Q2
6.2 电 平 异 步 时 序 逻 辑 电 路
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同 的特点： ☆ 电路状态的转换是在脉冲作用下实现的； ☆ 电路对过去输入信号的记忆由触发器的状态体现。
事实上，对上述特点可进一步理解如下：
Q3 Q2 Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J &
1K CI 1J
1K CI 1J
1
cp
（1） 写出方程 J1 K1 1
J 2 Q3 , K 2 1
n J 3 Q 3 Q2 , K3 1 n
n
Q1
n 1
Q1
n
n
n n
CP 1 cp
Q 3 Q1
n
n 1 n 2
n
n
CP 1 cp
n CP Q 2 1
n
Q2 n 1 Q 2
Q3
n 1
（2）状态真值表
Q3
0 0
Q Q Q3
CP3 cp
cp3
↓ ↓
Q2
0 0
Q1
0 1
Q3n+1 Q2n+1 Q1n+1
cp2
cp1
↓ ↓
0
0 1
1
1 0
0
1 0
↓
↓ ↓
6.2 （脉冲）异步时序逻辑电路
6.2.1 脉冲异步时序逻辑电路的结构模型
引起触发器状态变化的脉冲信号是由输入端直接提供的。
脉冲信号的约束条件：
（1）输入脉冲的宽度必须保证触发器可靠翻转; （2）输入脉冲的间隔必须保证前一个脉冲引起的电路响 应完全结束后，后一个脉冲才能到来; （3）不允许两个或两个以上输入端同时出现脉冲。 客观上，两个或两个以上脉冲不可能准确地“同时”！
激励函数
输出
Z
0 0 0 0 0 0 0 1
根据激励函数和输出函数真值表，并考虑到 x为 0时 (无脉 冲输入, 电路状态不变) ，可令各触发器时钟端为0，输入端 T随意。可得到简化后的激励函数和输出函数表达式如下： C2 = xy1y0 ； T2 = 1
C1 = xy0
C0 = x Z = xy2y1y0
Z1，…，Zm：外部输出信号； Y1，…，Yr：激励状态；
y1，…，yr：二次状态；
Δt1，…，Δtr：反馈回路中 的时间延迟。
⒉ 组成
电平异步时序逻辑电路可由逻辑门加反 馈组成。
例如：用“或非”门构成的R-S触发 器。
⒊逻辑方程 电路可用以下逻辑方程组描述： Zi = fi(x1,…,xn,y1,…,yr) i=1,…,m Yj = gj(x1,…,xn,y1,…,yr) j=1,…,r yj(t+△tj) = Yj(t)
Q3Q2Q1，cp3=cp2=cp1=cp
J1 K1 1
J 2 K 2 Q1 n n J 3 K 3 Q 2 Q1
n n n
n
J n K n Q n 1 Q n 2
Q1
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
例6.1 分析下图所示脉冲异步时序逻辑电路，指出该电 路功能。 解:该电路由两个J-K 触发器和一个与门组成， 有一个输入端x和一个输 & 出端Z，输出是输入和状 态的函数，属于Mealy型 脉冲异步时序电路。 ⑴ 写出方程
Z xy2 y1 J1 K1 1 CP 1 x J 2 K2 1 CP2 y1
● 脉冲信号只不过是电平信号的一种特殊形式。 ● 电路中的触发器，不管是哪种类型，都是由逻辑门加 反馈回路构成的。 将上述两个特点一般化，便可得到时序逻辑电路中更具 一般性的另一类电路——电平异步时序逻辑电路。
一、 电平异步时序逻辑电路的结构特点 ⒈ 结构框图
图中： x1，…， xn：外部输入信号；
Q
1K CI 1J
1K CI 1J
1K CI 1J
EWB仿真实验（6-5）
思考题：用D触发器设 计三位二进制异步加 法计数器。
cp
1
同步二进制计数器（三位二进制）
（1）加法
000 001 010 011 100 101 110 111
Q3Q2Q1，cp3=cp2=cp1=cp
J1 K1 1
⑵确定激励函数和输出函数 假定状态不变时，令相应触发器的时钟端为 0 ，输入端 T 任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲 出现)，T端为1。 根据状态表，可得到x为1时激励函数和输出函数真值表：
输入脉冲 现 态
x
1 1 1 1 1 1 1 1
y2 y1 y0
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
⒉步骤 设计过程与同步时序电路相同，具体如下：
① 形成原始状态图
② 状态化简 ⑤ 画逻辑电路图
③ 状态编码 ④ 确定激励函数 和输出函数
二、举例 例1 用T触发器作为存储元件，设计一个异步模8加1计数 器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。 解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 ⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。
⒌ 输入信号的约束 (1)不允许两个或两个以上输入信号同时发生变化。
例如，
01 ∨ 00 10 ∨ 11 ×（不允许）
(2)输入信号变化引起的电路响应必须完全结束后,才允 许输入信号再次变化。换句话说，必须使电路进入稳定状态 后，才允许输入信号发生变化。
； T1 = 1
； T0 = 1
⑶画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定要求的 逻辑电路如下图所示。
例2 设计一个异步三位二进制加法计算器。
解：设Q3Q2Q1
000 001 010 011 100 101 110 111
由计数规律说明电路的组成 Q1：每来一个时钟脉冲状态翻转一次。 J1=K1=1，cp1=cp Q2：当Q1由10时， Q2的状态翻转一次。
1
0 1
↑
↓ ↑
↑
↓ ↑
↓
↓ ↓
1
1 1
0
1 1
1
0 1
0
1 0
0
1 0
0
1 0
↓
↑ ↓
↓
↑ ↓
↓
↓ ↓
（3）状态转换图
000
001
010
011
111
110
101
100
（4）功能描述（文字描述、波形图） 异步六进制递增计数器，且具有自启动能力。 EWB仿真实验（6-3）
6.1.3 脉冲异步时序逻辑电路的设计
y2n+1y1n+1/Z x=10 0 1/0 1 0/0 1 1/0 0 0/0
0/0
00
1/1
1/0
01
1
（4）功能描述（文字描述、波形图）
x y2 y1 Z
该电路是一个模4加1计数器， 当收到第四个输入脉冲时，电路产生一个进位输出脉冲。
EWB仿真实验（6-1）
例6.2 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
↓
↓ ↓
1
1 1
0
1 1
1
0 1
↓
↓ ↓
↓
↓ ↓
（3）状态转换图
000
001
010
101
111
100
011
110
（4）功能描述（文字描述、波形图）
cp Q3 Q2 Q1
异步五进制递增计数器，且具有自启动能力。 EWB仿真实验（6-2）
例6.3 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
由计数规律说明电路的组成 Q1：每来一个时钟脉冲状态翻转一次。 J1=K1=1，cp1=cp Q2：当Q1由01时， Q2的状态翻转一次。 J2=K2=1，cp2= Q1 Q3：当Q2由01时， Q3的状态翻转一次。 J3=K3=1，cp3= Q2
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)