集成电路设计实习Integrated Circuits Design LabsI t t d Ci it D i L b单元实验一（第二次课）基本门电路设计－－版图设计2006-2007 Institute of Microelectronics Peking University实验目的及时间安排z内容一：z掌握基本门电路的版图设计z熟悉Cadence版图设计、版图验证工具的使用z内容二：z完成2与非门的设计，包括原理图输入、电路仿真、版图设计、版图验证Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page21. 版图图层z本课程中使用CSMC双硅三铝混合信号工艺，主要的设计层包括z TB：tub，n阱，作为pmos器件衬底z TO：Thin Oxide，有源区，作为mos的源漏区Thin Oxidez GT：gate，多晶硅1，作为mos栅极z SP：P＋注入区z SN：N＋注入区z W1：接触孔，金属1到多晶硅和有源区的接触孔z A1：铝1，第一层金属z W2：通孔1，金属1和金属2的接触孔z A2：铝2，第二层金属z W3：通孔2，金属2和金属3的接触孔z CP：bond pad，pad开孔z IM：第二层多晶硅电阻阻挡层z PC：poly Cap，用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅l Cz PT：p tub，p阱，作为nmos器件衬底z详细的工艺信息请参考设计规则（在CSMC05MS/docs目录下）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page32. 由电路图产生初始版图z VirtuosoXL为cadence的连接关系驱动定制版图设计工具z启动Virtuoso XLz第一步：打开inv的schematic viewz第二步：Schematic窗口：Tools->Design Synthesis->Layout XLz Create Newz OKz OK，弹出Virtuoso XL窗口Vi t XLz在Virtuoso XL窗口中，Design->GenFrom Source Layout，弹出yGeneration Options对话框（下页）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page4z Layout Generation部分z选中I/O Pins，Instances，Transistor Chaining，TransistorTransistor Chaining TransistorFoldingz I/O Pins部分z DefaultsD f lz Layer/Master选择A1层z选中Createz Applyz Pin Label Shapez点击Pin Label Options，在弹出的对话框中选中Layer Name后面的SameLayer Name SameAs Pinz点击OK后出现下页图，按照前面的设计要求进行版图设计Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page5Inv的版图设计z在此基础上添加电源线vdd，地线gnd（可参考下页快捷键）z按照电路图用相应的层把mos管的各端连线画出来z把vdd和N阱相连（用CSMC05MS库中的ntap），把gnd和衬底相连（用tCSMC05MS库中的ptap ）z按照标准单元的画法，单元有统一的高度（这里是24um），统一的vdd和gnd走线宽度（2um）和位置（vdd走线在单元的最上端，gnd在最下端）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page6Virtuoso Layout Editor常用操作z Instance（添加元件，快捷键i）g（画矩形，快捷键），yg（画多边形，快捷键z Rectangle r PolygonP），Path（画长连线，快捷键p）pyz Copy（c），Move（m），Stretch（s）z Merge（把多个相互重叠的图形合并成一块，M）Create Ruler Clear All Rulersz Create Ruler（添加标尺，快捷键k），Clear All Rulers（K）z Descend（X），Return（B）z Zoom in by 2（^z），Zoom out by 2（Z），Fit（f）z Option－>Display（e）中可以设置一些参数z在命令过程中可以利用F3键打开该命令相关的选项，帮助我们调整命令参数（很有帮助！）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page73. 版图的验证DRCz在Layout窗口中，Verify->DRCz在Rules File一项中，填入divaDRC.rul，若该文件不在启动目录下，还应写上路径z取消Rules Library选项Rules Libraryz OKz在CIW中可以看到DRC的结果，按说明改掉图中的error，直到Total errors found为0Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page84. 版图的器件提取和LVS检查z在做LVS之前，要把版图中的管子信息和pin的信息提取出来，这就是Extractz在Layout窗口中，Verify->Extractz Rules File一项中，填入在Rules FiledivaEXT.rul，若该文件不在启动目录下，还应写上路径z取消Rules Library选项Rules Libraryz OK在中可以看到是否成z CIW Extract功，一般情况下Total errorsfound都为0z执行的结果是cell inv产生了一个extracted viewInstitute of Microelectronics, Peking University集成电路设计实习－单元实验一Page9LVSz在Layout窗口中，Verify->LVSz Library和Cell中分别填入库名字design03和单元名字inv，View中对应于schematic的填入schematic，对应于extracted的填入extracted（这些信息也可以通过Browse或者BSel by Cursor得到）在一项中，填入z Rules FiledivaLVS.rul，若该文件不在启动目录下，还应写上路径z点击Run，运行几秒后会出现“Analysis Job Succeeded”的提示z点击Output，观看结果。

改正版图中的错误，重新Extract，LVS，直至出现“The net-lists match.”（下页）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page10LVS通过的报告和版图Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page11INV设计总结z至此，我们完成了一个反相器的设计的全过程z在设计过程中，我们学习了电路原理图输入，电路仿真，并根据仿真的结果对电路尺寸进行了优化设计z对设计好的电路，我们面向csmc05工艺进行了定制的版图设计，并通过了设计规则检查和LVS检查，说明该版图可以正确加工并实现原理图功能z后面还可以进行寄生参数提取和后仿真，得到更接近流片结果的仿真结果，这些内容我们以后学习Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page12基本门电路设计－与非门设计z实验目的z为了对进一步掌握集成电路中基本门电路设计的思想和熟悉巩固Cadence定制设计的基本流程z实验内容z完成一个二输入与非门从原理图输入、电路仿真，到版图设计、版图验证的完成定制流程Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page13二输入与非门的设计z设计目的：基于csmc05工艺，完成一个具有2输入与非门功能的电路，输入端为A和B，输出端为Y，逻辑关系Y＝！（AB）z设计要求：z1、按照噪声容限最大的要求选择器件尺寸的比例z2、版图高度限制为24微米，电源和地线宽度各为2微米z3、版图宽度限制为mos器件不折栅z4、版图满足设计规则要求，并通过LVS检查z51、为了给顶层设计留出更多的布线资源，版图中只能使用金属和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1z6、为了满足以后复杂门电路设计的需要，要求版图满足上、下、左、右并置排列的时候不违反设计规则Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page14实验安排z利用上次课学习的工具和方法，进行一个2输入与非门的电路和版图设计z设计仍然在lab1目录中，在你的设计库中进行nand2单元的设计z实验过程包括z电路设计z电路仿真z版图设计z版图检查z这部分实验的过程同反相器相同，目的是让大家进一步掌握晶体管级的定制电路设计方法，详细的实验步骤可以参考lab1a中的讲义Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page15实验过程z例化mos器件，设置器件尺寸和模型，搭建2输入与非门电路原理图，并生成2输入与非门的symbolz建立仿真电路图，例化2输入与非门，增加激励源（激励信号跳变时间100ps）和负载电容（100ff），进行电路仿真，并按照噪声容限最大原则调整器件尺寸z启动VirtuosoXL，由2输入与非门的原理图生成版图布局，修改版图布局，按照设计要求进行版图设计，如果版图无法满足设计要求，修改原理图中的器件尺寸，并进行仿真验证z完成版图的规则检查和LVS检查z给出实现的2输入与非门电路的延迟时间，功耗（100Mhz下）和面积等参数Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page16。