Fra bibliotek
Timing Library Format (TLF)
General Constraints Format (GCF) file Standard Delay Format (SDF) Constraints File
Library Requirements
LEF
• • LEF库是一个文本文件，描述目标工艺库中宏单元的局部的物 理信息。其描述必须符合LEF规定结构及语法。 LEF库描述标准单元库的工艺特性及单元(cell)数据 • • • • 描述用于宏单元互连的各布线层的详细信息 布线器要用的via单元 core和pad的位置定义
使用 Abstract Generator产生LEF库
• 可以使用Abstract Generator或 AutoABgen产生Abstract和LEF
View of a NAND Gate
TLF
• • • TLF文件描述单元库的时序信息 进行时序驱动布局布线及产生时钟树所必需 描述的元件与其它库一致，包括： • • • • LEF库所有单元，并有一致的单元信号引脚，除电源、地 引脚次序与Verilog库一致
LEF库可以有一个或多个 LEF库可以由Envisia™ Abstract Generator产生 注意LEF的版本。对于SEDSM， LEF版本要高于5.1。 用Import LEF命令读入LEF文件来建立设计数据库。
LEF — 工艺说明
• 不需要说明IC设计所需要的所有层的信息，如扩散层，就不需 要在LEF文件中描述，除非有在扩散层的pin
•
System support tools：导 入/导出数据、验证设计数据并可以手工进行 布局布线。
SE 特点
SE DSM是Silicon Ensemble深亚微米版本
• • • • • • QPlace, 百万门级的高速布局工具 时序驱动的布局布线 在布线前可压缩布局 基于面积的布线器，支持2~6层金属层 支持Scan chain 2.5维参数提取
自动布局布线(Silicon Ensemble)
于敦山
Tel: 62765928 Email: yds@
SE 简介
Silicon Ensemble 由几个功能子系统构成，如下图:
• • •
floorplanner： 建立放置标准单元的row placers： 自动的或增量式的进行单元布局，布局时可以优化 routers: 使用进行global、final、power、clock以及一些特殊连接线的 布线
如果LEF文件只包含单元的工艺信息，没有物理描述，可以使 用Input GDSII命令（在命令行）。Input GDSII命令建立一个 物理的LEF文件。然后可以用Import LEF命令将这些物理信息 加入设计数据库。也可以使用Abstract Generator产生的 abstract view的物理数据。
可以有一个或多个TLF库 可以用syn2tlf(Cadence)工具从Synopsys.lib库产生这个文件 使用GCF文件指定TLF（CTLF）文件。 可以使用tlfc命令将TLF文本文件编译为CTLF文件。
设计库的一致性
• • Silicon Ensemble ™提供宏单元验证工具 必须保证以不同格式保存的这些信息库的一致性。
• 下面是layer, via, and site定义的一个例子 LAYER M1
TYPE ROUTING ; PITCH 2.4 ; WIDTH 2.0 ; SPACING 1.0 ; DIRECTION VERTICAL ; END M1
VIA C2PLY DEFAULT
LAYER M1 ; RECT -2.0 -2.0 2.0 2.0 ; LAYER CUT01 ; RECT -1.0 -1.0 1.0 1.0 ; LAYER POLY ; RECT -3.0 -3.0 3.0 3.0 ; END C2PLY
Silicon Ensemble Ultra
• • • • 具有SE DSM的所有特性 Ultra router：基于面积的布线器，支持 7~ 9 金属层互连 使用 HyperExtract进行2.5维参数提取 在ultra placer的同时进行时序优化
SE 特点
Silicon Ensemble With Signal And Design Integrity（SESI）： • • • 具有SE ultra的所有特性 Through-pin约束提高时序精确性 串扰(Crosstalk)分析、阻止及修复
SITE CORE21
CLASS CORE ; SIZE 2.4 BY 43.2 ; END CORE21
LEF — 宏单元
• 宏单元描述包括Site, Size, Origin, Pins以及Blockages. • Site：描述宏单元使用的site类型 Size：宏单元所有图形中外框，可以是长方形或正方形 Pin：表示连接宏单元输入/输出的点或点集 Blockage(obstructs )：表示阻止布线的区域(阻挡层）
LEF--宏单元定义的例子
MACRO AND2 SITE CORE21 ; SIZE 70 BY 85 ; PIN A PORT LAYER M1 ; RECT 32.5 32.5 37.5 52.5 ; END END A PIN B PORT ... OBS LAYER M1 ; RECT 22.5 10 27.5 20 ; END END AND2
•
• • • •
热电子分析及提高门的驱动的调整
连接线导热分析及加宽连接线的调整 静态及动态功耗分析 内部电源线的静态电迁移分析 布局布线后电源的电压降 (IR drop)分析
布局布线前的准备
• 进行自动布局布线，需准备下列文件： Verilog Netlist Design Exchange Format (DEF) Netlist Library Exchange Format (LEF)