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最新数字电路第六章时序逻辑电路练习题CAO

第六章时序逻辑电路复习练习题
一、填空题:
1.构造一个模6计数器需要个状态,个触发器。

构成一个1位十进制同步加法计数器至少需要()个JK触发器,一个1位5进制同步加法计数器至少需要()个JK触发器。

2.若要构成七进制计数器,最少用_________个触发器,它有______个无效状态。

3.构成一异步n2进制加法计数器需要 n 个触发器,一般将每个触发器接成计数或T’型触发器。

计数脉冲输入端相连,高位触发器的 CP 端与邻低位Q端相连。

4. 一个4位移位寄存器,经过 4 个时钟脉冲CP后,4位串行输入数码全部存入寄存器;再经过 4 个时钟脉冲CP后可串行输出4位数码。

5. 要组成模15计数器,至少需要采用 4 个触发器。

6.按计数器中各触发器翻转时间可分为_同步计数器_,异步计数器_。

7. 74LS161是_a_(a.同步b.异步)二进制计数器。

它具有_清除_,_置数__,_保持_和计数等四种功能。

8. 74LS290是__b__(a.同步b.异步)非二进制计数器。

9.在计数过程中,利用反馈提供置数信号,使计数器将指定数置入,并由此状态继续计数,可构成N进制计数器,该方法有_同步_置数和_异步置数两种。

10.将模为M和N的两片计数器a_(a.串接b.并接),可扩展成__M*N__进制的计数器。

二、选择题:
1、一个计数器的状态变化为:000 001 010 011 100 000,则该计数器是( 2 )进制(3 )法计数器。

(1)4 (2)5 (3)加(4)减
2、用n个触发器构成计数器,可得到的最大计数长度为( A )
A. 2n
B.2n
C.2n
D.n
3、一块7490十进制计数器中,它含有的触发器个数是( A )
A. 4
B. 2
C. 1
D. 6
4.一位8421BCD码计数器至少需要(B)个触发器。

A.3
B.4
C.5
D.10
5、利用中规模集成计数器构成任意进制计数器的方法有( ABC )
A.复位法
B.预置数法
C.级联复位法
三.判断题
(1)异步时序电路的各级触发器类型不同。

(×)(2)把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。

(×)(3)具有 N 个独立的状态,计满 N 个计数脉冲后,状态能进入循环的时序电路,称之模N计数器。

(√)
(4)计数器的模是指构成计数器的触发器的个数。

(×)1、二进制加法计数器从0计数到十进制24时,需要5个触发器构成,有7个
无效状态。

( √ )
2、构成一个7进制计数器需要三个触发器。

( √ )
3、当时序电路存在无效循环时该电路不能自启动。

( √ )
4、构成一个7进制计数器需要三个触发器。

( √ )
5、当时序电路存在无效循环时该电路不能自启动。

( √ )
6、同步时序电路具有统一的时钟CP 控制。

( √ )
7、有8个触发器数目的二进制计数器,它具有256个计数状态。

( √ )
8、.N 进制计数器可以实现N 分频;(√ )
9、寄存器是组合逻辑器件。

( × )
10、寄存器要存放n 位二进制数码时,需要n 2个触发器。

( × ) 11、3位二进制计数器可以构成模值为123+的计数器。

( × )
12、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。

( √ )
13、寄存器是组合逻辑器件。

( × )
14、寄存器要存放n 位二进制数码时,需要n
2个触发器。

( × )
15、3位二进制计数器可以构成模值为123+的计数器。

( × ) 16、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。

( √ )
4、采用进位输出置最小数法,将集成计数器74LS161构成9进制计数器,画出接线图(见下左图)。

5.分析如图所示计数器电路,说明为几进制计数器。

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