N阱形成的主要步骤是：
1、外延层；2、原氧化生长；3、第一层掩膜（N阱注 入）；4、N阱注入（高能）；5、退火，如下图。外延层 与衬底有完全相同的晶格结构，只是纯度更高晶格缺陷更 少。氧化层的主要 作用是：1、保护表面的外延层免受沾 污；2、阻止在注入过程中对硅片过度损伤；3、作为氧化 屏蔽层，有助于控制注入过程中杂质的注入深度。光刻胶 图形覆盖了硅片上的特定区域，将起保护起来免于离子注 入。离子注入机离化杂质原子，使其加速获得高能，选出 最恰当的元素注入，并聚焦离子成为极窄的一束，最后扫 描使硅片不受光刻胶保护的区域得到均匀掺杂。杂质离子 穿透硅的晶格结构，对其共价原子结构造成损伤，这种损 伤在以后的扩散以及退火步骤中得到修复。
Vdd
p
1 10 0
n管截止,p管导通,输出为“1”
n
0 01 1
CL
n p管同时导通,输出从 “1”“0” p管截止, n管导通,输出为“0”
CMOS反相器工作在两种状态
静止状态 电荷转移状态 （动态）
CMOS反相器的功耗
Vdd
V VDD
1
CL
0
1.当输入信号为0时： 2.当输入信号为VDD时：
一位全加器电路功能设计
A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 C 表达式 0 0 0 1 C=AB 半加器逻辑图及其逻辑符号：
半加器：实现两个一位二进制数加法运算的电路称为半加器。若将A、B分别作为一位 二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表所
源/漏（S/D）注入工艺 为了完成倒掺杂技术，用中等剂量的掺杂稍稍超过LDD的结 深，但是比最初的双阱掺杂的结深浅，上一步形成的侧墙阻止 了注入杂质侵入狭窄的沟道。N+S/D注入的主要步骤是：1、第 七层掩膜（N+S/D注入）；2、 N+S/D注入（中等能量）P+S/D 注入的步骤：1、第八层（ P+S/D 注入）；2、 P+S/D（中等能 量）。在n+S/D注入和P+S/D注入后，硅片在快速退火装置中退 火。快速退火装置能够迅速达到1000℃左右的高温，并在设定 温度保持数秒，这种状态对于阻止结构的扩展以及控制S/D区杂 质的扩散都非常重要。
磷注入
光刻胶
氧化硅
N阱 P+外延层 P+硅衬底
N阱的形成
退火产生4个结果：1、裸露的硅 片表面生长了一层新的阻挡氧化 层；2、高温使得杂质向硅中移动 （扩散）；3、注入引起的损伤得 到修复；4杂质原子与硅原子间的 共价键被激活，使得杂质原子成 为晶格结构中的一部分。
浅槽隔离（STI）工艺
浅槽隔离是在衬底上制作晶体管有源区之间隔离区的一种可选工艺，这 一方法在制作亚0.25um器件时尤其有效。主要分为3个步骤：槽刻蚀、氧化 物填充和氧化物平坦化。其中槽刻蚀分为4个步骤：1、隔离氧化层；2、氮 化物淀积;3、第三层掩膜（浅槽隔离）；4、STI槽刻蚀，如图。氮化物的作 用有:其一，它是一层坚固的掩膜材料，有助于STI氧化物淀积过程中保护有 源区；其二，它可以在化学机械抛光（CMP）中充当抛光阻挡层。没有光刻 胶保护的区域被离子和强腐蚀性的化学物质刻蚀掉氮化硅、氧化硅以及硅。
考虑扩散区与衬底之间的反向漏电流后，存在较小反向漏电流
随着特征尺寸的减小，漏电流功耗变得不可 忽视，减小漏电流功耗是目前的研究热点之 一。
CMOS 反相器版图
N Well VDD 2l
VDD
PMOS
PMOS In Out
In
Contacts
Out Metal 1
NMOS
Polysilicon
NMOS GND
0
静态功耗
t
输出保持1不变，没有电荷转移 输出保持0不变，没有电荷转移
3.当输入信号从0－>1(发生跳变)时：
输出从“1”转变为“0”, 有电荷 转移
动态功耗
CMOS反相器的功耗
静态功耗 PS
输入
Vin Vout
输出
输入
输出
在输入为0或1（VDD)时，两个MOS管中总是一个截止 一个导通，因此没有从VDD到VSS的直流通路，也没有电 流流入栅极，因此其静态电流和功耗几乎为0。
接触（孔）的形成
局部互连（LI）工艺 局部互连是在晶体管以及其他钛硅化物接触之间布金属连接 线。首先要求淀积一层介质薄膜，然后是化学机械抛光、光刻 和钨金属淀积，最后以金属层抛光结束。LI工艺分为LI氧化硅介 质的形成和LI金属的形成。其中制作LI金属的主要步骤是;1、钛 淀积，2、氮化钛淀积；3、钨淀积；4、磨抛钨，如图。
在输入为0或1（VDD)时，两个MOS管中总是一 个截止一个导通，因此没有从VDD到VSS的直流 通路，也没有电流流入栅极，因此其静态电流 和功耗几乎为0。这是CMOS电路低功耗的主要 原因。CMOS电路的最大特点之一是低功耗。
CMOS电路的优点
（1）微功耗。 CMOS电路静态电流很小，约为纳安数量级。 （2）抗干扰能力很强。 输入噪声容限可达到VDD/2。 （3）电源电压范围宽。 多数CMOS电路可在3～18V的电源电压范围 内正常工作。 （4）输入阻抗高。 （5）负载能力强。 CMOS电路可以带50个同类门以上。 （6）逻辑摆幅大。（低电平0V，高电平VDD ）
AБайду номын сангаас
=1 B S A a so S
&
C
B
b
co
C
全加器：对两个一位二进制数及来自低位的 “进位”进行相加，产生本位“和”及向高位” 进位“的逻辑电路称为全加器。由此可知，全 加器有三个输入端，两个输出端。
CIN 半加器2 A 半加器1 B
SUM
≥1
COUT
---用RTL描述的一位半加器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HADDER IS PORT (A,B:IN STD_LOGIC; SO,CO:OUT STD_LOGIC); END ENTITY HADDER; ARCHITECTURE FH1 OF HADDER IS BEGIN SO<=A XOR B; CO<=A AND B; END ARCHITECTURE FH1; ---或门的逻辑描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MYOR2 IS; PORT(A,B:IN STD_LOGIC; C: OUT STD_LOGIC ); END ENTITY MYOR2; ARCHITECTURE FU1 OF MYOR2 IS BEIGN C<=A OR B; END ARCHITECTURE FU1
互补静态CMOS组合逻辑电路 变换思路：在不减慢进位产生速度的前提下，让“和” 与“进位”产生的子电路之间共享某些逻辑来减少晶体 管数目
CO AB BCi ACi
S A B Ci ABC i ABC i A BCi ABCi
S ABCi C O ( A B Ci )
接触（孔）的形成 接触形成工艺的目的是在所有硅的有源区形成金属接触，这层金属接触可以 使硅和随后淀积的导电材料更加紧密地结合起来。故钛是做金属接触的理想材 料，也是可行的选择。钛的电阻很低，同时能够与硅发生充分反应，并且与二 氧化硅不发生反应，当温度大于700℃时，钛和硅发生反应生成钛的硅化物。钛 和硅不发生反应，因此这两种物质不会发生化学的键合或者物理的聚集，因此 钛能轻易地从二氧化硅表面除去，而不需要额外掩膜。钛的硅化物在所有有源 硅的表面保留下来。钛金属接触的主要步骤是：1、钛淀积；2、退火；3、刻蚀 钛，如图。
CMOS反相器设计制造
CMOS反相 器
Vin Vout
由PMOS和NMOS 所组成的互补型电 路叫做 CMOS
CMOS反相器工作原理
当输入电压Vin为高电平时， PMOS截止，NMOS导通，Vout=0
VOL=0
Vin Vout
当输入电压Vin为低电平时， PMOS导通，NMOS截止， Vout=VDD VOH=VDD
---一位全加器的顶层文件（结构描述） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FADDER IS PORT(A,B,CIN:IN STD_LOGIC; SUM,COUT：OUT STD_LOGIC); END ENTITY FADDER; ARCHITECTURE FD1 OF FADDER IS COMPONENT HADDER PORT(A,B:IN STD_LOGIC; S0,C0:OUT STD_LOGIC); END COMPONENT COMPONENT MYOR2 PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END COMPONENT; SICNAL D E F:STD_LOGIC; BEGIN U1:HADDER PORT MAP(A,B,C0=>D,S0=>E); U2:HADDER PORT MAP(A=>CIN,B=>E,C0=>F,S0=>SUM); U3:MYORR2 PORT MAP(A=>F,B=>D,C=>COUT); END ARCHITECTURE FD1;
MOS反相器的设计
对CMOS反相器: 1.根据VM确定尺寸
VM
VDD VTP VTN K R 1 KR
2.根据上升下降时间相等原则 设计（WP/WN≈2:1)
三态CMOS反相器
S
Vin
Vout
Vin
S
Vout
S
S
符号 电路图
低电平，高阻
用于多个电路模块共 享一条数据总线的情 形