数字方法中频信号相干检波实现中航雷达与电子设备研究院陈斌陈文俊[摘要]本文阐述了雷达中频信号相干检波的原理，根据该原理使用FPGA对特定的雷达中频信号进行采样来实现正交数字相干检波，设计所使用软件是Mentor Graphics的FPGA Advantage，完成了从计算机仿真到硬件实现全过程并且获得了较高的性能，目前已投入实际应用中。

一、引言现代雷达大多采用全相参体制，因而相参信号处理是现代雷达中不可缺少的一部分。

传统的正交I﹑Q通道检波器处理如图1所示，雷达接收到的中频信号分别用正交的两路相参信号混频，然后通过低通滤波器，得到I﹑Q两路基带信号，并用两路A/D变换器转换成数字信号送出。

图1 传统正交相干解调处理框图在雷达接收系统中，I﹑Q两个通道间的幅度不一致性以及相位正交误差是影响系统性能的重要因素。

模拟相干检波由于使用模拟乘法器﹑低通滤波器，器件本身存在不一致性﹑不稳定性，使I﹑Q两路通道存在较大的误差，所造成的镜频虚假信号电平很难低于-30dB，幅度误差一般只能达到0.5dB，而相位误差高达°3。

这极大限制了系统性能的提高，如导致雷达副瓣较高，对高性能的信号处理（如数字波束形成）已远远不能满足要求。

为了克服I﹑Q支路的幅相不平衡，可以用一路A/D变换器直接对中频带限信号进行采样，经数字处理产生零中频数字信号。

采用数字技术进行检波，I ﹑Q 两路信号的一致性好，精度高，但受A/D 芯片性能和后续数字信号处理能力的限制，目前提出的实现方法均要先将雷达中频信号下变频到一个便于处理的低中频，通过抗混迭滤波器限制带宽后送给A/D 变换电路进行数字化，由于前端预处理仍采用模拟乘法器和滤波器，其零点漂移和插入损耗对系统的性能仍会有一定的影响。

随着电子技术的高速发展，目前的器件水平和信号处理能力已经完全可以直接将雷达中频信号进行数字化，从而方便灵活的进行后端的信号处理。

二、基本原理雷达中频信号相干检波数字实现的原理为：根据窄带信号抽样定理选定f S =)12/(40−M f （M 为正整数），且（f S ≥2B ）。

以采样率f S 对信号进行A/D 变换，再在数字域内用数字信号处理的办法进行正交检波得到正交的两路基带信号。

如图2所示。

图2 中频信号采样及数字相干检波的原理框图设信号)](cos[()()(0t t t A t S φω+=，以时间间隔T S =1/f S 对信号进行进行采样后2/)12(4/)12(2000ππω−=−=M M f f T S ，如果取M=1，则 S ()nT S =)](cos[()(0T T T S S S n n n A φω+=)2/cos()(cos )(πφn n n A T T S S-)2/sin()(sin )(πφn n n A T T S S=)2/sin()()2/cos()(ππn n Q n n I −=⎪⎩⎪⎨⎧−−+为奇数为偶数n n Q n n I n n ),(),()1()1(2/12/ (2.1)中频信号经上述采样之后，可以交替得到)(n I 和)(n Q 之值，但是在时间上差一个采样周期T S ，若要得到完整的正交I ﹑Q 两路信号，则需后续数字信号处理来实现。

根据雷达系统中对信号处理的要求，后继信号处理采用插值滤波法是比较合适的选择，插值滤波法采用了多相滤波结构的实时处理结构，既可以将信号速率在处理前降低1/D （D 为抽取倍数），又可以将滤波器的每一个分支滤波器的系数降为原型滤波器的N/D ，可以减少滤波运算的积累误差。

三、数字方法实现图5 数字电路实现框图具体的硬件电路主要由A/D 转换电路，FIFO ，FIR 滤波电路和时序控制电路等几个部分组成。

A/D 转换电路以24MHz 的采样率对扫频信号进行采样，两个FIFO 暂存数据流，以便后面的处理。

从第一个FIFO 出来的数据按奇偶分开，分别送给奇路和偶路的延时滤波器滤波，最后经过1/2抽取，数据流降为6MHz 。

整个电路如图5所示。

其中，A/D 转换器选用12位，典型信噪比68dB ，采样率可达65MSPS 的AD6640。

中频信号与A/D 的接口采用交流耦合，避免了模拟电路中难以克服的零漂的影响。

滤波电路的核心是延时滤波器的设计与实现，由于设计电路的实时性对滤波器的速度要求很高，本次设计中选用了Xilinx 公司的VII250 FPGA 实现，并将A/D和FIFO控制电路做到了FPGA中。

为了使得FPGA时序仿真和实现更为方便并且确保设计芯片的性能和质量可靠性，使用了Mentor公司先进高性能的FPGA设计工具套件FPGA Advantage来完成设计。

四、Mentor公司FPGA Advantage介绍Mentor Graphics公司的FPGA Advantage软件是业界公认的一款优秀的FPGA设计、仿真、综合和管理软件。

该软件为设计建立、管理、仿真调试与综合提供了一个完整的作业环境，使设计人员能够在最短的时间内将设计成功转化为实际产品。

该软件有几部分组成：HDL Designer、ModelSim、Precision RTL Synthesis。

其中，HDL Designer是设计创建和流程管理系列工具，支持HDL语言或原理图输入格式，通过图形化、文本或两者的组合，结合IP的引入，快速高效的创建设计，为提高设计效率和设计质量提供了不少帮助。

HDL可视化和统一的HDL 风格和文档能力，全面的VHDL、Verilog和mixed-HDL。

与仿真工具如ModelSim 和综合工具如Precision结合提供完整的FPGA设计流程。

ModelSim是仿真工具，具有快速的仿真性能和最先进的调试能力。

Precision RTL Synthesis是综合工具，随着新一代FPGA性能和复杂度的提高，时序收敛问题越来越严重，物理和逻辑层面的脱节成为FPGA设计的最大障碍。

传统的综合算法采用扇出负载来估计互连延时，在门级延时占主导的时候工作良好，但最新器件的互连延时逐渐成为主导，甚至达到总延时的70%以上，综合器如果不能准确估算互连延时，将造成设计的多次反复。

Precision Physical充分利用布线规则和延时信息对逻辑和布局同时优化，是业界唯一把逻辑、时序、物理视图集成在一个单一直观的环境里来控制时序的工具。

五、详细设计流程5.1 HDL设计输入图6 HDL语言设计输入界面首先将算法模块和控制部分模块编制完成，这里选择了VHDL语言实现几个部分的设计输入。

由于HDL Designer系列软件的设计输入界面对各种HDL语言的语法检查和编译后的错误定位功能十分强大，可以帮助设计者在设计的初期阶段轻松的排除语法错误。

顺利的进行下一步的模块集成。

图7 总框架下模块结构图如图7所示，整个逻辑设计分为三个主要部分，FIFO控制逻辑、1/2抽取电路、双路8级FIR电路，由于软件支持Mix-HDL编程方式，故算法实现用了VHDL 语言而测试向量选择了Verilog语言。

将测试向量文件test_bench.v和上述三个模块在TOP层的原理图界面上集成。

生成总原理框图。

见图8。

图8 TOP层原理框图其中从AD传入的数据（由test_bench模块生成）进入1/2抽取逻辑模块，完成对送入数据进行奇偶分离，并完成-1，0，1，0交替相乘的功能；双路8级FIR电路完成数据的滤波功能，最后处理的数据由送入DSP进行采集，再传回PC机中作FFT频谱分析；为了数据流缓冲需要，在数据输出端加入了FIFO器件，并在逻辑上加以控制使得数据能够不丢失的以DMA方式传入DSP。

5.2 ModelSim仿真调试由于仿真的是滤波器的输入端，仿真数据的选择真实性比较重要。

由于ModelSim软件支持直接将真实数据导入测试向量中作为测试激励。

所以这里使用的仿真数据是直接由AD公司AD6640评估板采集到的一组数据，通过Matlab 进行一些数据预处理后导入测试向量中的DATA数组中，以对算法进行检测。

如图9：图9 ModelSim仿真图由仿真结果测试算法流程工作正常，在八组奇偶数据输入滤波器后得出输出数据。

ModelSim杰出的仿真调试性能为实际工作的调试和差错带来极大的便利，在ModelSim仿真调试环境中把输出数据导出致数组中保存，并返回Matlab进行仿真。

证明设计的系统功能正确。

5.3Precision综合仿真完成后，用Precision综合器对设计进行到物理器件的综合。

图10 综合界面由于滤波器阶数较多，并且选择的是VII250速度等级最低的芯片。

AD芯片的采样最高速度65M，因此期望工作频率在75M以上即可以满足系统性能要求。

而经过Precision综合后实际工作频率可达89.1MHz，完全满足系统指标。

具体资源利用结果如下：IOs 69 172 40.12%Global Buffers 2 16 12.50%Function Generators 998 3072 32.49%CLB Slices 499 1536 32.49%Dffs or Latches 269 3588 7.50%时钟综合结果：Clock : FrequencyDesign_Clock : 322.9 MHzGlobel_clkREG/OUT :MHz89.1CLK : 237.0 MHz六、结论将实际板级产品的输出数据导入MatLab中分析，得到该方法对带内镜频抑制可以达到80db以上，完全满足系统的要求。

输入信号位数12bits，最后经过12bits*12bits运算得到24bits的乘法，再经过加法运算，在保证最后数据不溢出的情况下，数据位变成了27位，所以对应不同幅度的信号，最后数据位的取舍将决定信号的质量。

此处，最后的输出选定了第23-12位。

不同的输入信号（以dbm为单位），对应的输出如下所示。

（图中FFT 256点）图11 1dbm输入信号的最后输出数据仿真图图12 0dbm输入信号的最后输出数据仿真图设计实践证明，FPGA Advantage是一款非常优秀的设计工具，在实际设计项目中的应用可以确保产品的质量、可靠性并且提升设计效率。