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非理想两相时钟的问题
clk
clk
!clk
!clk
Ideal clocks
非理想时钟，一般称 为时钟歪斜 clock skew
1-1 overlap
0-0 overlap
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clk
X
!clk
Q
D P1 A I1
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触发器 FF
•触发器 (边缘触发)－在时钟变化沿控制下改变状态，不透明的，采样输 入和改变输出是分离的。采用主从结构可以实现输入、输出分离。
S
主触发器
R
S Q
从触发器
Q R
ck
可以避免在CK为高的有效期间， 控制Q 端S、R因状Q态多次变化而 出现的不必要的状态翻转
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Q
Q
采用静态存储和动态存储
相结合构成 准静态主从触 发器电路
S
ck
R
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ck
D
ck
D触发器
ck
ck ck
保持、右移、左移、并入、复位
D0 S1 S0Q0 S1S0 DSR S1 S0Q1 S1S0 Dp0 D1 S1 S0Q1 S1S0Q0 S1 S0Q2 S1S0 Dp1 D2 S1 S0Q2 S1S0Q1 S1 S0Q3 S1S0 Dp2 D3 S1 S0Q3 S1S0Q2 S1 S0 DSL S1S0 Dp3
Q
ck
SD ck
D
ck
ck
ck
ck
ck
ck
Q
Q ck
ck
ck
RD
有直接置位（SD）和直接复位（RD）端的D触发器
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SD ck
D TG1 ck
RD
VDD
ck
TG2
ck
ck
TG3
ck
VDD
ck
TG4
ck
Q
Q
实现存储的两种方式：
1、存在电容上 （动态）
✓只能短时存储（毫秒量级）
✓需要刷新
✓快速、简单、低功耗
2、利用正反馈 Outputs ✓只要不断电则始终存储
✓利用了正反馈，能够再生
Next State
✓常用于较少变化的场合， 一般是时钟控制
clock
T (clock period)
双稳电路 应用最广泛 的时序电路
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D触发器基础上构成的T触发器
ck
ck
Q T
ck
ck
ck
ck
Q
ck
ck
T=0时保持 T＝1时翻转
D TQ TQ TQTQ
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时钟为低时锁存原状态，S、R信
号无效
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时钟控制的 CMOS JK Latch
CK为低，锁存原状态，J、K没有控制
作用，CK为高J、K控制端有效
J＝K＝0时锁存
JK控制端消除了RS控制中的不定（禁 止态）
J＝1,K＝0 置位； J＝0，K＝1 复位 J=K=1,状态翻转
Latch
VDD
VD D
Out
(b)-module
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动态D 触发器
master
slave
!clk
clk
D
T
1
clk
master transparent slave hold
clk
!clk
I1
QM T
2
I2
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时钟歪斜不敏感的C2MOS触发器
Master
Slave
M2
M6
D
clk Mo4 n off
QM
!clk onMo8 ff
Q
!clk Mo3 n C1 off
clk onMo7 ff C2
M1
M5
master transparent
slave hold
clk
!clk
master hold
slave transparent
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产生非理想时钟的原因
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时钟的H分布
改善时钟的非理想分布 时钟设计是高性能数字系统中的关键
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DEC Alpha 21164 (EV5)
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第二节 锁存器和触发器
Latch-up Flip Flop （FF）
• 锁存器－在时钟等的控制下进行采样和保持，透明的 – 透明模式，当时钟为高/低时，把输入信号传递到输出Q，电位敏 感型电路
• 触发器 (边缘触发)－在时钟变化沿控制下改变状态，不透明的，采 样输入和改变输出是分离的 – 边缘敏感电路，在时钟变化时对输入采样 • 正沿触发: 0 1 • 负沿触发: 1 0 – 一般采用锁存电路构成 (e.g., 主从触发器)
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时钟歪斜和紧张
tsk时钟歪斜， tjs时钟紧张
时钟歪斜和紧张都将影响时钟的有效周期 时钟歪斜将引起边缘竞争
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第四节 移位寄存器 shift register
控制 =
移位数量 移位方向 移位类型
移位 寄存器
常用于乘法器 及浮点运算及 数据的串并转
换等
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Clock Drivers
300 MHz clock (9.3 million transistors on a 16.5x18.1 mm die in 0.5 micron CMOS technology)
single phase clock
3.75 nF total clock load
Extensive use of dynamic logic
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单向串入-并出移位寄存器SIPO
r
rQ
rQ
rQ
rQ
D in
D
D
D
D
CK Q
ck Q
ck Q
ck Q
rQ D E ck Q
rQ D
E ck Q
rQ D
E ck Q
rQ D
E ck Q
Dout
E
ck
Serial Input Parellel Output
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I2
P3
I3
I4
!Q
B
P2
P4
!clk
clk
竞争、紊乱 – clk 和 !clk 同时为高(1-1 overlap) D 和Q 间瞬时导通， 引起竞争；而且B和D同时驱动A
clk 和 !clk 同时为低时 (0-0 overlap)，信号需要动态存储
Inputs
Current State
第三节 动态时序电路
第八章 CMOS时序逻辑电路
第一节 基本的双稳存储单元 第二节 锁存器和触发器 第三节 动态时序电路 第四节 移位寄存器
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1
Inputs
Current State
Combinational Logic
第一节 基本的双稳存储单元
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双向移位寄存器
C1 D LI
C1 C2 D RI C2
ck
DQ CK Q
Dout
Dout DRI DLI
Dout DRI DLI
Dout DRI DLI
Dout DRI DLI
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4位通用移位寄存器功能
Q
C
C
1
!clk
2
master hold slave transparent
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时钟歪斜问题
!clk
clk
D
T
1
I1
QM T
2
I2
Q
C
C
clk
1
!clk