1 滤波法
对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。
但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。
这种方法的方框图如图1-1所示。
它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。
下面，介绍几种具体的实现方法。
窄带法同步提取法是其中的一种。
图1-1 滤波法原理图
图1-1原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图1-2所示。
这里，整流输出的波形与图1-1中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。
图1-2 基带信号微分、整流波形图1-3 频带受限二相PSK信号的位同步信号提取
另一种常用的波形变换方法是对带限信号进行包络检波。
在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。
频带受限的二相PSK信号波形如图1-3（a）所示。
因频带受限，在相邻码元的相位变换点附近会产生幅度的平滑“陷落”。
经包络检波后，可得图1-3（b）所示的波形。
可以看出，它是一直流和图1-3（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图1-3（c）所示的波形，而这个波形中已含有位同步信号分量。
因此，将它经滤波器后就可提取出位同步信号。
2 锁相法
位同步锁相法的基本原理和载波同步的类似。
在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。
前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。
我们把采用锁相环来提取位同步信号的方法称为锁相法。
下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。
（1）数字锁相
数字锁相的原理方框图如图1-4所示。
图1-4 数字锁相原理方框图
它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。
其中，控制器包括图中的扣除门、附加门和“或门”。
高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。
位同步脉冲的相位调
整过程如图1-5所示。
若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。
这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉
冲[图1-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号[图1-5（b）]。
如果接收得重复速率为F（赫）的位同步信号[图1-5（c）]。
如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。
调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲[图1-5（d）]，这样，分频器输出脉冲的相位就推后1/n周期（360°/n），如图1-5（e）所示；若分频器输出的位同步脉冲相位滞后于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除a路脉冲加于附加门。
附加门在不调整时是封闭的，对分频器的工作不起作用。
当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间[1-5（f）]，使分频器的输入端添加了一个脉冲。
于是，分频器的输出相位就提前1/n周期[1-5（g）]。
经这样的反复调整相位，即实现了位同步。
全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率
<8Mb/s，本地时钟频率为65MHz左右。
原理中的分频系数M，也称相位调整步长，M越大，同步误差越小。
因此，数字锁相法提取同步信号其工作频率不能做得很高。
但这种方法适用于全数字化实现，具有稳定性好，容易集成，成本低等优点，并且由于采用全数字化实现，因此免调试，适用批量生产。
图1-5 位同步脉冲的相位调整
3 步骤
1）输入电路如图1-6示。
图1-6 数字锁相提取同步时钟实验电原理图
输入、输出脚位分配如图1-6所示，CPLD/FPGA选用U3，注意有两路全局时钟分别输入83P和2P，分别为异步4.096MHz，充当异地时钟。
信码发送方的时钟0.8MHz引出端为18P，发送4级伪码引出端为35P，图形下载后可用示波器测试并与仿真波形进行比较。
注意观察TP4（CLK8K）、TP12（TB8K）波形是否同频同相。
2）仿真波形如图1-7所示。
图1-7 数字锁相提取同步时钟实验仿真波形
注：H点可能看不到波形是由于与I点相距太远所致，所以有条件的话，用数字存储示波器观测。
3）变换电路“DCFO”模块电原理如图1-8所示。
图1-8 变换电路“DCFO”模块电原理图
4）“超前”脉冲成形电路“LDELAYGBT”模块电原理如图1-9所示。
图1-9 “超前”脉冲成形电路“LDELAYGBT”模块电原理图
5）“滞后”脉冲成形电路“LDELAY1”模块电原理如图1-10所示。
图。