22
9.5静电保护电路设计实例
到电路
1.MOS管型静电保护
NMOS GND
P管与N管距离 要远，防闩锁
PAD
VCC
PMOS
23
9.5静电保护电路设计实例
2. 二极管型静电保护
到电路 衬底和 N+构成 的二极管
GND
二极管 标识层
PAD
VCC N阱中的 P+和N+ 构成的二 极管
24
9.5静电保护电路设计实例
8
1:8比例PNP管对称设计
43
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
虚拟管 虚拟管
1
虚拟管
虚拟管
4
1:4比例PNP管对称设计
44
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
1:4比例PNP管对称设计 1:8比例PNP晶体管版图
45
9.7带隙基准源版图实例
对称电阻版图设计
26
9.5静电保护电路设计实例
电源静电保护
栅电容
泄放管
GND
VCC
27
9.5静电保护电路设计实例
二级保护
VCC 二级保护 PAD 限流电阻 二级限流电阻
28
9.5静电保护电路设计实例
二级保护
至内部电路 VCC GND
二级限流电阻
一级保护
29
9.6运算放大器版图设计实例
原理图
VCC Q8 Q3 Q6
垂直走向MOS管结构 水平走向MOS管结构
6
9.2 数字版图设计实例
1.反相器-并联反相器的版图
直接并联
共用漏区
7
9.2 数字版图设计实例
2.与非门
VCC A Q1 Q2 OUT B Q3
Q4
按电路图转换
MOS管水平走向设计
8
9.2 数字版图设计实例
3.或非门
VCC A Q1
B
Q2 OUT Q3 Q4
低度对称方案设计
三管拆分版图设计
36
9.6运算放大器版图实例
偏置电流源版图设计
Q8 Q6 Q6 Q3 Q3 Q6 Q6
VCC Q8 漏端
Q3漏端
Q6漏端
重点考虑Q3和Q6管的 对称性的高优先级， 将Q3和Q6管利用叉指 结构方式设计，属于 高度对称版图设计。
高度对称方案设计
37
9.6运算放大器版图实例
R3 1 3 2 3 1 3 2 3
2
1
2
1
2
3
1
3
2
3
1
3
R1和R2的共质心结构版图设计
加入R3后的共质心版图设计
49
9.7带隙基准源版图实例
总体版图实例
比例电阻
运算放大器
1:8 晶体管
50
9.8芯片总体设计
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果 总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位 置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远 的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔 离，反之亦然。 其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触， 一层接电源的N阱构成的隔离环来进行隔离。对于整个模拟部分和数 字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电 路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。 隔离环包的层数越多，理论上吸收衬底噪声效果越好。但是要避免数 字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字 地的噪声会串扰到模拟地。从而使模拟地受到干扰。
3. 限流电阻画法
限流电阻 电阻标识层 金属1
1. 电阻尽量做的尽量宽一些，主要有两方面的考虑，一是电阻本身做 的宽能够有更大的电流容限，二是电阻做的宽，可以在其上放置更多的接 触孔。 2．电阻两头的接触孔一定要离金属的边缘远一些，因为在静电放电时， 瞬间会有大电流，放电通路上会产生一个瞬时的高温，相比较与单纯的金 属而言，用于连接金属和电阻的接触孔的阻值较大，温度会更高，所以包 围接触孔的金属的边缘要远离接触孔，防止金属烧断。
41
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
集电区 衬底接触 基区 N阱中的N+ 发射区 N阱中的P+ N阱
BJT 标识层
42
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
1
带隙基准源中，PNP 晶体管的比例一般是 1:4或是1:8，为对称起 见，采用3×3排列。 对1:8比例的设计如图
输入对管叉指结构电流流动
34
9.6运算放大器版图实例
版图实例
差分对管源端
N阱
阱接触
Q2管漏端
Q1管漏端
35
9.6运算放大器版图实例
偏置电流源版图设计
Q8 Q3 Q3 Q6 Q6 Q6 Q6
Q8 Q6 Q3 Q6 VCC Q8 漏端 Q6 Q3 Q6
VCC Q8 漏端
Q3漏端
Q6漏端
Q3漏端
Q6漏端
1
2
1
2
1
2
1
2
R1与R2的叉指结构
46
9.7带隙基准源版图实例
对称电阻版图设计
R3
3
3
1
2
1
2
3
3
3
3
1
2
1
2
3
3
插入R3后的结构1
47
9.7带隙基准源版图实例
对称电阻版图设计
R3
1
3 2
3 1
3 2
3 1
3 2
3 1
3
2 3
插入R3后的结构2
48
9.7带隙基准源版图实例
对称电阻版图设计
1 2 1 2
R Q4 带隙基准源版图实例
寄生PNP双极型晶体管版图设计
C P+ N+ B E P+ N阱 N+
P型衬底
采用CMOS工艺实现PNP双极型晶体管。在N阱工艺条件下，PNP晶体管一 般采用图9.49中的结构实现，N阱中的P+区（与PMOS管的源漏区相同）为 发射区 ，N阱本身为基区，P型衬底为集电区，因为是N阱工艺，所以P型衬 底接至系统最负电源（或地）。
第九章 集成电路版图设计实例
1
反相器 与非门和或非门
常用版图设计技巧
传输门 三态反相器
集 成 电 路 版 图 设 计 实 例
数字版图设计实例
多路选择器 D触发器
模拟版图设计前注意事项 模拟版图设计中注意事项
二分频器 一位全加器
静电保护电路
模拟版图设计实例
运算放大器 带隙基准源
芯片总体设计
2
9.1 常用版图设计技巧
16
9.2 数字版图设计实例
9.一位全加器
17
9.3版图设计前注意事项
1. 电流密度考虑 2. 匹配性考虑 3. 精度考虑 4. 噪声考虑
18
9.4版图设计时注意事项
设置分辨率（在Layout Editing视窗中选择Options-Display…查看x snap spacing 与y snap spacing是否与工艺相符。 多层接触孔尽量不要叠在一起，实在不行就并排放在一起，否则影响 成品率。 走线相接触的地方，最好是交叠处理，以保证良好接触。 引脚的命名需要规范化，骆驼式或者是用下划线隔开，不用担心长度。 为避免引线之间相互交叉，每一层连线的走向最好一致，比如，金属 1设计为横向，金属2设计为纵向，当版图设计时连线交叉时，金属1和 金属2之间不会短接。 在芯片版图空余空间，多打衬底接触，多打接触孔，尤其是地线和电 源线更要多打孔，以降低电源和地线上孔的电阻，从而降低线上的电压 降。
电源 输出引线 Q3，Q6，Q8 电阻
Q1a
Q2a
输入引线
Q2b
Q1b 电容
Q4a
Q5a
Q4b 地
Q5b
Q7
32
9.6运算放大器版图实例
输入差分对版图设计-对称性考虑
虚拟管
Q1a Q2b
Q2a
Q1b
33
9.6运算放大器版图实例
输入差分对版图设计-电流考虑
Q2漏端
Q1漏端
输入对管共质心结构电流流动
Ibias
Vin-
Vout
Q1
Q2
Vin+
R Q4 Q5
C
Q7
30
9.6运算放大器版图实例
布局考虑
1. 按照具体电路的对称性要求以及电路结构，将电路 中的具体晶体管按照电路中的相对位置对称排布。 2. 按照具体电路设计的文件，确定每个支路通过的最 大工作电流，按照该电流对应的导线宽度再增加一定的 裕量，确保电路的性能。 3. 根据具体电路的要求，确定电路中的输入输出引线， 确定其与电源和地在整体布局中的位置。
25
9.5静电保护电路设计实例
电源静电保护
A 栅电容 VCC B 静电电流 泄放管
GND
芯片正常工作时，A点电位为高，B点为低，泄放管不导通。当瞬间的静电高压冲 击到来时，图中的二极管导通，VDD为静电高压，RC电路对高压有延迟，故A点 电压较VDD上升慢，而使反相器PMOS管导通，B点电压上升，使大尺寸的泄放管 导通，静电电流被泄放掉。一般时候，人体静电放电的上升时间仅为10ns左右量级， 而芯片启动时间为ms量级，因此，要使静电放电电路仅在放电时启动，而又不影 响芯片正常工作的情况下，静电放电电路的RC时间常数必须在两者之间，通常可 以取0.1μs到1μs量级。
19
9.4版图设计时注意事项