文章编号：１００１—９９４４（２０１２）０２—００１２—０４　

基于以太网的高精度测试系统设计　

陈嫣然，张会新，郑燕露　

（中北大学电子测试技术国家重点实验室，太原０３００５１）　

摘要：针对数字量变换器高精度的测试任务，以ＦＰＧＡ为核心，设计了高精度的数字量变换　器测试系统。该系统通过以太网接口芯片Ｗ５３００与计算机通信，能够输出单帧具有１２８个波　道的高精度同步信号，产生２Ｏ路频率和脉冲个数均可调的脉冲信号、指令信号以及接收　ＰＣＭ码数据。本系统结构简单、可靠性强、精度高，可以有效地完成对数字量变换器的各项　功能测试　关键词：高精度；ＦＰＧＡ；Ｗ５３００；测试系统　中图分类号：ＴＰ３９３　文献标志码：Ａ　

Ｄｅｓｉｇｎ　ｏｆ　Ｈｉｇｈ—ｐｒｅｃｉｓｉ０ｎ　Ｔｅｓｔ　Ｓｙｓｔｅｍ　Ｂａｓｅｄ　ｏｎ　Ｅｔｈｅｒｎｅｔ　

ＣＨＥＮ　Ｙａｎ—ｒａｎ．ＺＨＡＮＧ　Ｈｕｉ．ｘｉｎ。ＺＨＥＮＧ　Ｙｎｉｌ．１ｕ　

（Ｎａｔｉｏｎａｌ　Ｋｅｙ　Ｌａｂｏｒａｔｏｒｙ　ｆｏｒ　Ｅｌｅｃｔｒｏｎｉｃ　Ｍｅａｓｕｒｅｍｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ，Ｎｏａｈ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｃｈｉｎａ，Ｔａｉｙｕａｎ　０３００５１，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ａｃｃｏｒｄｉｎｇ　ｔｏ　ｔｈｅ　ｈｉｇｈ－ｐｒｅｃｉｓｉｏｎ　ｔｅｓｔ　ａｓｓｉｇｎｍｅｎｔｓ　ｏｆ　ｔｈｅ　ｄｉｇｉｔａｌ　ｃｏｎｖｅｒｔｅｒ，ｔｈｉｓ　ｐａｐｅｒ　ｕｓｉｎｇ　ＦＰＧＡ　ａｓ　ｔｈｅ　ｃｏｒｅ，ｄｅｓｉｇｎｓ　ａ　ｈｉｇｈ—ｐｒｅｃｉｓｉｏｎ　ｔｅｓｔ　ｓｙｓｔｅｍ　ｏｆ　ｄｉｇｉｔａｌ　ｅｏｎｖｅ￣ｅｒ．Ｔｈｅ　ｓｙｓｔｅｍ　ｗｈｉｃｈ　ｃｏｍｍｕｎｉｃａｔｅｓ　ｗｉｔｈ　ｔｈｅ　ｃｏｍｐｕｔｅｒ　ｔｈｒｏｕｇｈ　Ｅｔｈｅｒｎｅｔ　ｉｎｔｅｒｆａｃｅ　ｃｈｉｐ　Ｗ５３００　ｗａｓ　ａｂｌｅ　ｔｏ　ｏｕｔｐｕｔ　ａ　ｈｉｇｈ　ｐｒｅｃｉｓｉｏｎ　ｓｉｇｎａｌ　ｆｌａｍｅ　ｏｆ　１　２８　ｃｈａｎｎｅｌｓ　ａｎｄ　ｇｅｎｅｒ—　ａｔｅｓ　２０　ｐｕｌｓｅ　ｓｉｇｎａｌｓ　ｗｈｉｃｈ　ｆｒｅｑｕｅｎｃｙ　ａｎｄ　ｎｕｍｂｅｒ　ｗａｓ　ａｄｊｕｓｔａｂｌｅ，ｃｏｍｍａｎｄ　ｓｉｇｎａｌｓ　ａｎｄ　ｒｅｃｅｉｖｅ　ｄａｔａ　ｂｙ　ｆｏｒｍａｔ　ｏｆ　ＰＣＭ　ｃｏｄｅ．Ｔｈｉｓ　ｓｙｓｔｅｍ　ｈａｓ　ａ　ｓｉｍｐｌｅ　ｓｔｒｕｃｔｕｒｅ，ｈｉｇｈ　ｒｅｌｉａｂｉｌｉｔｙ，ｈｉｇｈ—ｐｒｅｃｉｓｉｏｎ　ａｎｄ　ｃａｎ　ｅｆｆｅｃｔｉｖｅｌｙ　ｃｏｍｐｌｅｔｅ　ｔｈｅ　ｖａｒｉｏｕｓ　ｆｕｎｃｔｉｏｎｓ　ｔｅｓｔ　ｏｆ　ｄｉｇｉｔａｌ　ｅｏｎｖｅ￣ｅｒ．　Ｋｅｙ　ｗｏｒｄｓ：ｈｉｇｈ－ｐｒｅｃｉｓｉｏｎ；ＦＰＧＡ；Ｗ５３００；ｔｅｓｔ　ｓｙｓｔｅｍ　

在测试系统中，通过产生各种信号来测试设备　

的性能是一种有效且常用的手段，同时结合测试系　

统的监测功能，几乎可以排除任何非自然因素导致　的故障，这样能够大大降低设备的开发成本ｌｌｌ。测试　系统的精度及可靠性是实验结果可信度的关键因　

素，若信号精度不够或可靠性较差都将直接导致实　

验失败［３１。　传统的数字量变换器测试系统通常采用ＵＳＢ　

来与计算机通信，目前流行的ＵＳＢ总线不仅传输距　离有很大的限制，而且稳定性不高，容易掉线。同时，　

由于测试系统电路设计不合理、时钟偏差等问题，　产生的脉冲信号在长时问输　后容易出现移位误　差［４１　针对以往所发现的问题，本系统采用能够长距　

离传输、性能稳定的以太网来实现数据传输，以　

ＦＰＧＡ为中央控制逻辑接收计算机发送的信号源数　据和控制命令，既保证了信号的可靠性，又提高了测　

试系统的通用性，同时采用高精度晶振以保证信号　源输出的精度。　

收稿日期：２０１１—１０—２７：修订日期：２０１１－１１—１０　基金项目：山西省自然科学基金资助项目（２０１００１１０２６—２）　作者简介：陈嫣然（１９８９一），女，在读硕士研究生，研究方向为精密仪器及机械；张会新（１９８０一），男，硕士，讲师，研究方向为　动态测试技术及智能仪表；郑燕露（１９８７一），男，在读硕士研究生，研究方向为电路与系统。　

田　Ａｕｔｏｍａｔｉｏｎ＆Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ　２０１２ｆ２１

　。曩　■瞄－　

１　系统设计　

１．１　系统组成　整个测试系统采用模块化设计，按照技术指标　要求设计了各功能模块．各个模块之间既相互独立　

又整体协调构成整个测试系统。系统主要由电源调　

理模块、以太网接口模块、主控模块和信号源功能　模块组成。模块化设计既有利于电路调试、编程和　

扩展，又能很方便地快速定位和解决问题。　本系统中主控模块采用Ｘｉｌｉｎｘ公司ｓｐａｒｔａｎ—ＩＩ　

系列芯片ＸＣ２Ｓ２００作为主控芯片与外围器件进行　连接。以太网接口模块采用Ｗｉｚｎｅｔ公司的以太网数　

据传输芯片Ｗ５３００，支持ＴＣＰ、ＵＤＰ、ＩＰＶ４、ＡＲＰ等　

多种协议，具有８个独立的端口，内部有１２８Ｋ字节　存储器缓存，理论速率可达８０Ｍｂ／ｓ。系统总体框图　如图１所示　

１．２　系统原理　本系统采用ＶＢ编写的上位机作为控制和显示　

中心。采用以太网口作为传输接口．通过以太网接　

口芯片Ｗ５３００向ＦＰＧＡ发送打包的命令。ＦＰＧＡ对　接收的命令进行解析。根据解析后的命令包产生脉　

冲信号、指令信号和同步信号，同时，在接收到正确　计　算　机　电压表Ｉ【电流表ＩＩ状态指示　

电源调理模块　

接　口　

图１　系统总体框图　Ｆｉｇ．１　Ｓｙｓｔｅｍ　ｔｏｔａｌ　ｄｉａｇｒａｍ　

的同步信号后，ＦＰＧＡ开始接收群信号并将其通过　

以太网口传输到上位机进行实时监测。　

２硬件电路设计　

２．１　以太网接口设计　

以太网以其高集成度、低成本、传输距离远等优　势渐渐成为现代数据采集领域的常用数据传输方　

式。在进行硬件电路设计时，需要在ＴＸ和ＲＸ处连　接一个以太网网络变压器Ｔｌ一６Ｔ，其作用主要是信　

号电平耦合，此外，它可以使信号增强，大大增加传　输距离；使芯片与外部隔离，增强抗干扰能力，防止　雷击；当Ｗ５３００端口与外接设备电压不匹配时。不　

会对彼此造成影响。Ｗ５３００接口电路如图２所示。　

自动亿ｓ仪表２ｏ１２（２）　图２　Ｗ５３００接口电路　Ｆｉｇ．２　Ｗ５３００　ｉｎｔｅｒｆａｃｅ　ｃｉｒｃｕｉｔ　ｄｉａｇｒａｍ　

田　Ｗ５３００网口芯片能将从ＦＰＧＡ接收的数据自　动打包成ＴＣＰ、ＵＤＰ等协议。本文采用的是ＵＤＰ协　

议　在发送和接收数据前，Ｗ５３００上电需要进行３　步初始化。第一步，设置主机接１：３；第二步，设置网　

络信息；第三步，分配ＳＯＣＫＥＴＮ的内部ＴＸ／ＲＸ空　

间大小。整个初始化过程只需要１４ｎｓ的时间。本文　采用ＳＯＣＫＥＴ０通道，循环监控ＲＸ寄存器中有没有　数据，若有就接受上位机命令，并存在ＦＰＧＡ的　ＲＡＭ中，没有时就一直上传监测的群信号。　

２＿２信号源功能模块电路设计　指令信号的产生是通过ＦＰＧＡ控制光耦继电器　

ＡＱＹ２１０，它的输出电平打开时间为０．２３ｍｓ，关闭时　间为０．０４ｍｓ。具有低电流控制，高隔离电压，高可靠　

性等优点Ｉ２］。几乎可控制各种负载。其硬件电路如图　３所示　

ＡＱ　Ｙ２１０　图３指令信号接口电路　Ｆｉｇ．３　Ｉｎｓｔｒｕｃｔ　ｓｉｇｎａｌ　ｉｎｔｅ　ｒｆａｃｅ　ｃｉｒｃｕｉｔ　ｄｉａｇｒａｍ　

脉冲信号幅度大小为０～５Ｖ，频率可调，由ＦＰ—　ＧＡ内部计数的方式产生，通过ＯＣ门驱动芯片　

ＳＮ５４ＬＳ０６来达到幅值要求和提高驱动能力，电路设　

计如图４所示。　

ＶＣＣ５Ｖ　

Ｒ　ｌＲ　Ｒ　Ｒ　

ｌｏｏ　

ＶＣＣ５Ｖ　

图４脉冲信号电路设计　Ｆｉｇ．４　Ｐｕｌｓｅ　ｓｉｇｎａｌ　ｉｎｔｅｒｆａｃｅ　ｃｉｒｃｕｉｔ　ｄｉａｇｒａｍ　

同步信号分为帧同步信号和码同步信号两路，　

由ＦＰＧＡ内部计数控制脉宽和频率，通过５４ＨＣ１４　

田　达到幅度要求和驱动能力。群信号的接收采用ＰＣＭ　码格式，接１：３采用光耦芯片。　

３逻辑设计　

本系统选用ＸＩＬＩＮＸ公司的ＦＰＧＡ芯片ＸＣ２Ｓ２００　作为主控芯片来实现整个系统的功能。该芯片具有　

足够的逻辑单位，可最大支持１４０个Ｉ／Ｏ口，且Ｉ／Ｏ　端口可以承受５Ｖ的电平　上电复位后，ＦＰＧＡ先对　

Ｗ５３００进行初始化，并进行寄存器配置。通过连续　配置２８个不同的寄存器，即向Ｗ５３００的２８个不同　

地址写入不同的数据（地址是１２位的，数据是１６位　的），将Ｗ５３００配置成ＵＤＰ协议模式来接收和发送　

数据。在接收数据过程中，接口通过差分信号接收　命令字包并读取包头信息．判断命令字包是否正确，　

错误则丢掉此包，正确则接收命令字包并发送给　ＦＰＧＡ处理；在发送数据过程中，将发送端的ＩＰ地　

址和端口号等信息和发送的数据打包发送出去。　ＦＰＧＡ循环检验上位机是否下发命令字如表１所　

示，控制计算机下传命令字全帧一共６０字节。２字　节帧头，２字节帧尾。中间５６字节数据包含３３路带　

电指令、１３路不带电指令、２０路脉冲信号源信息。　

表１命令字包　Ｔａｂ．１　Ｃｏｍｍａｎｄｓ　

ｌ　：　！　！：　！　！！三卅二兰　竺　！　！！　｛　：！　Ｊ　

当ＦＰＧＡ收到命令字后将其存人内部ＲＡＭ　中，并按协议解析命令给指令信号、脉冲信号，同时　

发送帧同步与码同步信号。当上位机没有下发命令　字时，ＦＰＧＡ将上传信号源接收设备发出的群信号。　

工作流程如图５所示。　指令信号是由命令中第５１字节到第５６字节控　

制，ＦＰＧＡ接收并解析命令后下发给４６路带电和不　带电指令。　

脉冲信号是一种可设置频率和脉冲个数的信号　源，每路脉冲信号源由４８位控制，其中前３２位表示　

脉冲个数、后１６位表示一个脉冲周期含有的时钟个　

数。时钟频率为１０ＭＨｚ，脉冲宽度为ｌＩ．ＬＳ，故在一个　脉冲周期中，高电平占１０个时钟周期。　帧同步、码同步信号是上电后自动循环发出，作　

用是给信号源接收设备采集数据使用。帧同步信号　脉宽５０　ｓ，频率４０Ｈｚ，码同步占空比为５０％，每一　

波道的９７．６６　ｓ内含有８个频率为８１．９２ｋＨｚ的脉　

Ａｕ￣ｍａａｏｎ＆Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ　２０１２（２１　一

　／Ｗ５３００＼　

主　接收数据并储存　ＦＰＧＡ内部ＲＡＭ　二二］二＝　从ＲＡＭ中读出数　据进行命令解析　叫嚣　

Ｉ接收数据　二工　ｌ上位机实时　Ｊ监测显示　ｌ群信号数据　

图５系统工作流程图　Ｆｉｇ．５　Ｓｙｓｔｅｍ　ｗｏｒｋｉｎｇ　ｆｌｏｗ　ｄｉａｇｒａｍ　

冲。波道间隔为９７．３４１ｘｓ。　在ＦＰＧＡ程序中，首先将高精度４０Ｍ晶振２分　频，每一个时钟周期为５０ｎｓ，采用１９位计数器计　

数，从０计到５２４２８７循环计数。当计数器小于１０００　时，帧同步信号置高，实现脉宽为５０１ｘｓ。当计数器等　

于５０００００时，一个帧同步周期结束。码同步一个周　期为１２．２０７５￣ｓ，计数从０～２４５为一个码同步周期。　

４系统时序仿真与实验结果　

为了验证测试台的可靠性，测试中对各路模拟　

信号源及带电不带电指令进行随机设置，并查看反　

馈结果，结果显示各路信号源均正常发送，且精度　较高。　

如图６所示，Ｘ加表正脉冲、ｘ加表负脉冲、Ｙ　加表正脉冲、Ｙ加表负脉冲等十路模拟脉冲信号源　

分别设置频率和脉冲个数后。观察返回的个数信息　如设置一样。右图显示出ｘ加表正脉冲的频率为　

１６ｋＨｚ。　图７是带电指令信号导通时正端输出波形，其　电压值为２８．０Ｖ，满足任务要求。　

５　结语　

本文将以太网通信方式引入到测试系统中，采　

用集成协议栈的以太网芯片Ｗ５３００作为以太网控　制器，降低了ＦＰＧＡ的资源占用，成功利用ＦＰＧＡ控　

制数据传输和多种信号源的输出。文中的以太网传　

输协议采用无连接的ＵＤＰ通信协议，由于上位机给　

自动亿ｓ仪表２０１２（２）　图６加速度模拟脉冲信号源　Ｆｉｇ．６　Ａｃｃｅｌｅｒａｔｅｄ　ａｎａｌｏｇｙ　ｐｕｌｓｅ　ｓｉｇｎａ　

图７带电指令信号　Ｆｉｇ．７　Ｃｈａｒｇｅｄ　ｉｎｓｔｒｕｃｔ　ｓｉｇｎａｌ　

主控芯片ＦＰＧＡ下发的命令字包速度不需要太快．　

所以采用合适的屏蔽双绞线进行数据传输，不需要　考虑丢包的风险。本文所介绍的测试系统＿Ｔ作稳定．　

在实现功能的前提下，大大缩小空间，系统体积小，　方便携带，已投入到实际应用当中。　

参考文献：　［１］任勇峰．飞航导弹遥测匹配装置自动监测系统研究【Ｄ］　华北Ｔ学　院，２０００：１８－２０．　［２］杨永辉　脉冲信号对载波提取锁相环的干扰分ｇ／［Ｊ］．通信技术，　２００７，４０（５）：８－１０．　【３］　于晓光，张彦军．基于ＦＰＧＡ的数字量变换器的设计［Ｊ１．通信技　术，２０１０，４３（１）：２０３—２０４．　［４］　Ｓａｕｌ　ＰＨ．Ｄｉｒｅｃｔ　ｆｒｅｑｕｅｎｃｙ　ｓｙｎｔｈｅｓｉｓ—ａ　ｒｅｖｉｅｗ　ｏｆ　ｔｅｃｈｎｉｑｕｅｓ　ａｎｄ　ｐｏｔｅｎｔｉａｌ［Ｃ］／／ＩＥＥＥ　１５ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｒａｄｉｏ　Ｒｅｃｅｉｖｅｒ　ａｎｄ　Ａｓｓｏｓｉａｔｅ，ｄ　Ｓｙｓｔｅｍ，Ｌａｎｄｏｎ，ＵＫ，１９９０：５－９．　■　

田