SD
S
Q
1D
CP
C1
RD
R
Q
工作波形如下：
CP
RD
Q Q
11.1.5 触发器的应用举例
当 端S D加负脉冲时，不论触发器的初始状态是1态，还 是0态，均有 Q ， 1即, Q将触0 发器置1或保持1态。 称 为直接S D置1 端。
(3)RD 1, S D 1
GA
&
Q
这种情况，Q S D Q 1Q Q, SD
Q RD Q 1Q Q
即将触发器保持原状态不变。
RD
&
Q
(4)RD 0, S D 0
GA
&
Q
SD
SD
S
Q
RD
R
Q

&
Q
图形符号
GB
逻辑图
它有两个输出端Q 和Q ，二者的逻辑状态应相反。
这种触发器有两个稳定状态：
(1) Q 1 , Q 0 , 称为置位状态(1态);
(2) Q 0, Q 1 , 称为复位状态(0态);
输出与输入的逻辑关系：
GA
(1)RD 0, S D 1
&
Q
。 如果初始状态为1，也有同样的结果。
(3) J=1, K=0 可分析出不管触发器原来处于什么状态，一个时钟脉 冲来到后，输出一定是1 态。
(4) J=0, K=1 可分析出不管触发器原来处于什么状态，一个时钟脉 冲来到后，输出一定是0 态。
主从型触发器具有在CP从1下跳为0时翻转的特点，
也就是具有在时钟脉冲下降沿触发的特点。
器的逻辑状态表如下：
SD
RD
10
01
11 00
练 SD
习
RD
Q
Q
QQ
01
1
0 SD
不变 不变 不定 不定 RD
Q
Q
信信号号同不时同撤时消撤,出 现消不，确状定态状确态定
11.1.2 同步RS 触发器
SD
可控RS 触发器的逻辑图和图形 S
&
&
符号如下：
Q
与基本RS 触发器区别为 CP
GC
GA
：增加了由非门GC和GD组
Q
10 1
1RD R
Q
R
1
1
Qn
1
逻辑功能分析：
(1) J=1, K=1
设时钟脉冲来到之前(CP=0) 触发器的初始状态为0。
这时主触发器的 S Q 1 , R Q 0
当时钟脉冲来到后(CP= 1), Q 端由01，使从触 发器的S=1，R=0，当CP从1下跳为0时，非门输出
为1，从触发器也翻转为1态。 反之，设触发器的初始状态为1，同样可分析出，
所谓S D 1，即将 S D 端保持高电位； SD
RD 0 ，即 RD 在端加一负脉冲
当 端RD加负脉冲时，不论触发器的初 RD & 始状态是1态，还是0态，均有
Q
GB
Q RD Q 1, Q SD Q 0
逻辑图
即将触发器置0或保持0态， R称D为直接置0端。
(2)RD 1, S D 0
&
&
Q
的电平如何变化，GC门和GD 门的输出均为1，基本触发器 CP
GC
GA
保持原状态不变。
&
&
Q
只有当时钟脉冲来到后， R
即CP= 1时，触发器才按R 、S 端
GD
R
GB
D
的输入状态来决定其输出状态。
逻辑电路
和RD 是S直D 接置 0 和直接置 1 端 ，即不受时钟脉冲的 控制，可以对基本触发器置0或置1，一般用于置初态， 在工作过程中它们处于1 态（高电平）。
次态 Q n：+1 指触发器输入信号变化后的状态；
现态 Q n：指触发器输入信号变化前的状态。
触发器次态与输入信号和电路原状态（现态）之间的 关系如下表：
RS
00 00 01 01 10 10 11 11
Q n Q n+1
00 11 00 10 01 11 0 1
说明 保持 置0 置1
不定
利用可控 RS 触发器可构成计数器，其连接图如下：
1
SD
S
Q
1S
C1
1R
Q
1
R
RD
存在问题：产生“空翻”现象
为避免“空翻”，计数器一般采用主从型触发器和 维持阻塞型触发器构成。
11.1.3 JK 触发器
主从型 JK 触发器的逻辑图和图形符号如下：
SD 1
S
J
1S
Q
S 1S
C1
C1
K
1R
1R
1RD R
Q
R
SD
S
Q
J 1J
Q
CP
C1
Q
K 1K
Q
RD
第 11 章 触发器及时序逻辑电路
11.1 触发器 11.2 寄存器 11.3 计数器
11.1 触发器
11.1.1 基本RS触发器 11.1.2 同步RS触发器 11.1.3 JK触发器 11.1.4 D触发器 11.1.5 触发器的应用举例
11.1.1 基本RS 触发器
基本RS 触发器由两个与非门交叉耦合而成，如下图：
R
1
它由两个可控RS 触发器串联组成，两者分别为主
触发器和从触发器。
主触发器的输出端Q 与从触发器的S 端相连， Q 端与 从触发器的R 端相连。
非门的作用是使两个触发器的时钟脉冲信号反相。 主从触发器的特性见真值表：
J
0
K
Q n+1
0
Qn
SD 1 J
S 1S
Q
S 1S
Q
01
0
K
C1 1R
C1
1R
主从触发器避免了“空翻”。
11.1.4 D 触发器
维持-阻塞型D 触发器的逻辑符号如下图示：
SD
S
Q
D
D 1D
CP
C1
Q
0
RD
R
1
输出与输入之间的关系见真值表：
Q n+1 0 1
逻辑功能为：触发器的输出状态仅决定于到达前输 入端的状态，而与触发器现态无关，即： Q n1 D
当把 D 触发器的输入端与 Q 输出端连接到一起时， 就构成了计数器，其连接图如下：
&
&
Q
成的导引电路;R 和S 是置 0 R
和置 1 信号输入端，还有时
钟脉冲CP 输入端。
GD
R
GB
D
逻辑电路
时钟脉冲CP是一种控制命令 S D S
Q
，通过导引电路实现对输入端R
S CP
1S C1
和S 的控制，故称为可控RS 触 R 1R
Q
发器
RD
R
图形符号
当时钟脉冲CP来到之前，
SD
即当CP= 0时，不论R 和S 端 S
主、从触发器都翻转为0。
JK 触发器在J=1,K=1 的情况下，来一个时钟脉冲
，它就翻转一次，此时触发器具有计数功能。
(2) J=0, K=0
设触发器的初始状态为0。当CP=1时，由于主触发 器的J=0,K=0，Q端的状态仍为0，保持不变;当CP 跳 变为0时，由于从触发器的S=0,R=0，也保持0态不变
GB
逻辑图
这种输入状态下，当负脉冲除去后，将由各种偶然因 素决定触发器的最终状态，因而禁止出现。
注：R D 0, S D 0 时，Q 和 Q 均为高电平。
RD 先撤消： 1 态 S D 先撤消： 0 态 信号同时撤消： 状态不定(随机)
由以上分析可知：基本RS 触发器有两个状态，他可 以直接置位或复位，并具有存储和记忆功。基本RS 触发