第十三章 触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。

时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。

1． 双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端 Q 和Q 。

2）．有两个稳定状态。

“1”状态和“0” 状态。

通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。

3）．当输入信号不发生变化时，触发器状态稳定不变。

4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。

按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。

各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 名称 逻辑符号次态方程RS 触发器Q R S Q n +=+1=⋅S R 0 （约束方程）JK 触发器1n n n Q JQ KQ +=+D 触发器D Q n =+1T 触发器1n n Q T Q +=⊕T ’ 触发器1n n Q Q +=把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。

2．同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。

（2）各触发器的驱动方程。

（3）时序电路的输出方程。

2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。

3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。

4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。

3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。

1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。

寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。

按功能分，寄存器分为数码寄存器和移位寄存器。

移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。

通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。

移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。

2）计数器计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。

计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。

计数器种类很多，通常有如下不同的分类方法。

（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。

（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。

（3）按工作方式可分为同步计数器和异步计数器。

集成电路74161型四位同步二进制计数器图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步(a ) 外引线排列图 (b ) 逻辑符号图13.1.1 74161型四位同步二进制计数器清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。

74161型四位同步二进制计数器具有以下功能：① 异步清零。

D R =0时，计数器输出被直接清零，与其他输入端的状态无关。

② 同步并行预置数。

在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。

③ 保持。

在D R LD ==1条件下，当=⋅EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态不变。

需要说明的是，当=EP 0，=ET 1时，进位输出RCO 也保持不变；而当=ET 0时，不管EP 状态如何，进位输出RCO =0。

④ 计数。

当D R LD EP ET ====1，且有时钟脉冲CP 的上升沿作用时，74161处于计数状态。

集成电路74LS290异步十进制计数器。

其外引线排列图如图13.1.2所示。

它由一个一位二进制计数器和一个异步五进制计数器组成。

如果计数脉冲由0CP 端输入，输出由0Q 端引出，即得二进制计数器；如果计数脉冲由1CP 端输入，输出由123Q Q Q 引出，即是五进制计数器；如果将0Q 与1CP 相连，计数脉冲由0CP 输入，输出由0123Q Q Q Q 引出，即得8421码十进制计数器。

因此，又称此电路为二-五-十进制计数器。

当复位输入==)2(0)1(0R R 1，且置位输入=⋅)2(9)1(9S S 0时，74LS290的输出被直接清零；只要置位输入==)2(9)1(9S S 1，则74LS290的输出将被直接置9，即3210Q Q Q Q =1001；只有同时满足=⋅)2(0)1(0R R 0和=⋅)2(9)1(9S S 0时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。

图13.1.2 74LS290异步十进制计数器4．通用集成定时器555通用集成定时器555是一种将模拟电路和数字逻辑电路巧妙地组合在一起的中规模集成电路。

通用集成定时器的内部逻辑电路图如图13.3.3所示，它由三个电阻值为5 k Ω的电阻组成的分压器、两个比较器1C 和2C 、基本RS 触发器、输出级和放电管等五部分组成。

图13.3.3 555集成定时器的内部逻辑电路图555定时器功能如表13.1.2所示。

表13.1.2 555定时器功能表输 入输 出复位D R '1I u2I u输出o u 晶体管T 0 ××0 导通 1 CC 23U > CC 13U > 0 导通 1CC 23U < CC 13U < 1截止1CC 23U < CC 13U > 保持 保持 555定时器外加少量的阻容元件就可以组成性能稳定而精确的多谐振荡器、单稳电路、施密特触发器等，应用十分广泛。

13．2典型题解例1：画出与非门构成的基本 R S 触发器,Q Q 的波形，,D D S R 的波形如图13.2.1所示。

图13.2.1基本 R S 触发器波形，,D D S R 的波形解: 画出与非门构成的基本 R S 触发器,Q Q 的波形，如图13.2.2所示。

图13.2.2 例1的波形图例2 如图13.2.3所示，运用基本SR 锁存器消除机械开关触点抖动引起的脉冲输出。

图13.2.3例2的图解: 运用基本SR 锁存器消除机械开关触点抖动引起的脉冲输出的电路如图13.2.4所示。

图13.2.4例2的电路图和波形图例3：画出如图13.2.5所示的输入信号下，钟控R S触发器,Q Q的输出波形（设Q的初始态为“0”态）13.2.5例3的输入波形图解:C P高电平时触发器状态由R、S确定。

钟控R S触发器,Q Q的输出波形如图13.2.6所示。

13.2.6例3的钟控R S触发器,Q Q的输出波形图例4设下降沿触发的JK触发器时钟脉冲和J、K信号的波形,如图13.2.7所示试画出输出端Q的波形。

设触发器的初始状态为0。

13.2.7例4的输入波形图解: 输出端Q的波形如图13.2.8所示。

13.2.8例4的触发器Q的输出波形图例5分析图13.2.9所示的同步时序逻辑电路的功能。

图13.2.9例5的逻辑电路图解：该电路的存储电路由J-K触发器构成，组合电路由门电路构成，属于Mealy型时序逻辑电路。

分析过程如下：1．写出时序电路的各逻辑方程式（1）这是一个同步时序电路，故时钟方程可以不写 （2）时序电路的驱动方程111J K == 221n J K X Q ==⊕（3）时序电路的输出方程。

12121212n n n n n n n nZ XQ Q XQ Q XQ Q XQ Q ==+2．将驱动方程代入J-K 触发器特性方程，得到状态方程12121211111()()11n n n n nn n n n Q X Q Q X Q Q Q Q Q Q++=⊕+⊕=⋅+⋅=3．列出该时序电路的状态表，画出状态转换图和时序图状态表的列法是：先填入现态Q 2n Q 1n 以及输入X 的的所有取值组合，然后将每一种取值组合值分别代入输出方程及状态方程，求出相应的输出值Z 和次态值Q 2n+1、Q 1n+1。

由此可得到状态表如表13.2.1所示。

根据状态表可以画出状态图如图13.2.10所示，电路的工作波形如图13.2.11示。

图13.2.10 例5的状态图CP X Q 2 Q 1 Z图13.2.11 例5电路的工作波形X/Z4．电路的逻辑功能分析由状态图可知，例5中的逻辑电路是一个二进制可逆计数器。

输入X为低电平（X=0）时，计数器将由初态00开始加计数。

每来一个计数脉冲，计数器加1，依次为00→01→10→11。

当计数器累加4个脉冲后，其状态由11变为00，并产生一个进位脉冲（Z=1）。

当输入为高电平（X=1）时，计数器将由初态11开始减计数。

每来一个脉冲，计数器减1，依次为11→10→01→00。

当计数器累减4个脉冲后，其状态由00变为11，产生一个借位脉冲（Z=1）。

这样，我们把输入X称为加减控制信号，CP称为计数脉冲，于是Z就是进位（X=0时）或者借位（X=1）信号。

因此，图13.2.9是一个在X控制下的对CP 脉冲既能加计数又能减计数的模4可逆计数器。

图13.2.11中，画出了减计数情况下电路的工作波形。

例6 用74LVC161构成九进制加计数器。

解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。

如果设法跳过多余的7个状态，则可实现模9计数器。

(1) 反馈清零法用74LVC161构成九进制加计数器如图13.2.12所示。

图13.2.12例6电路图各状态图(2) 反馈置数法一用74LVC161构成九进制加计数器如图13.2.13所示。

图13.2.13例6电路图反馈置数法二用74LVC161构成九进制加计数器如图13.2.14所示。

0010011000000101 0100 0011000110000111 1001Q3Q2Q1Q0图13.2.14 例6电路图例7 图13.2.15所示为用555定时器组成的液位监控电路，当液面低于正常值时，监控器发声报警。

① 说明监控报警的原理。

② 计算扬声器发声的频率。

解：① 图13.2.15所示电路是由555定时器组成的多谐振荡器，其振荡频率由R 1、R 2和C 的值决定。

电容两端引出两个探测电极插入液体内。

液位正常时，探测电极被液体短路，振荡器不振荡，扬声器不发声。

当液面下降到探测电极以下时，探测电极开路，电源通过R 1、R 2给C 充电，当C u 升至CC 23U 时，振荡器开始振荡，振荡器发声报警。