科研训练
设计题目：高速数字信号的信号完整性分析专业班级：科技0701
姓名：张忠凯
班内序号：18
指导教师：梁猛
地点：三号实验楼236
时间：2010.9.14~2010.11. 16
电子科学与技术教研室
摘要：
在高速数字系统设计中，信号完整性（SI）问题非常重要的问题，如高时钟频率和快速边沿设计。

本文提出了影响信号完整性的因素,并提出了解决电路板中信号完整性问题的方法。

关键词：高速数字电路；信号完整性；信号反射；串扰
引言：
随着电子行业的发展，高速设计在整个电子设计领域所占的比例越来越大，100 MHz 以上的系统已随处可见，采用CS(线焊芯片级BGA)、FG(线焊脚距密集化BGA)、FF(倒装芯片小间距BGA)、BF(倒装芯片BGA)、BG(标准BGA)等各种BGA封装的器件大量涌现，这些体积小、引脚数已达数百甚至上千的封装形式已越来越多地应用到各类高速、超高速电子系统中。

从IC芯片的封装来看，芯片体积越来越小、引脚数越来越多；这就带来了一个问题，即电子设计的体积减小导致电路的布局布线密度变大，同时信号的上升沿触发速度还在提高，从而使得如何处理高速信号问题成为限制设计水平的关键因素。

随着电子系统中逻辑复杂度和时钟频率的迅速提高，信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。

对于低频设计，线迹互连和板层的影响可以不考虑，但当频率超过50 MHz时，互连关系必须考虑，而在评定系统性能时还必须考虑印刷电路板板材的电参数。

因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。

1．信号完整性的概念：
信号完整性是指信号未受到损伤的一种状态，良好的信号完整性是指在需要时信号仍然能以正确的时序和电压电平值做出响应。

差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。

2．信号完整性问题的分析：
高速不是就频率的高低来说的，而是由信号的边沿速度决定的，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。

信号完整性问题的起因是由于不断缩小的上升和下降时间。

假如信号的上升沿和下降沿变化比较缓慢，则电路结构和元器件所造成的影响不大，可以忽略。

当信号的上升沿和下降沿变化加快时，整个电路则会转化为传输线问题，即电路的延迟、反射等问题；当电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面( 0 V)上产生电压的波动和变化,犹如从地面弹回电路的信号一样；通常表现为在一根信号线上有信号通过时,在上与之
相邻的信号线上就会感应出相关的信号。

异步信号和时钟信号比其它信号更容易产生串扰源于信号线网之间、信号系统和电源分布系统之间、过孔之间的电磁藕合。

电磁干扰表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而干扰周围环境中电子设备的正常工作。

其原因一是电路工作频率太高以及布局布线不合理，信号本身的能量在趋弱，对电磁干扰更敏感；另一方面，周围的电磁环境却在不断恶化。

电磁辐射分析主要考虑PCB板与外部接口处的电磁辐射、PCB板中电源层的电磁辐射以及大功率布线网络动态工作时对外的辐射问题。

故布局和布线时需要积极的抑制电磁辐射和干扰。

3．信号完整性问题解决方法:
在整个的设计过程中，必须综合考虑以上所提到的问题，并加以融合才能得到正确的设计结果。

以下是处理可能遇到的问题的办法。

3．1匹配和端接技术：
反射由阻抗不匹配引起，阻抗不匹配可以由驱动源、传输线和负载的阻抗不同引起，也可由传输线的不连续(例如过孔)引起。

由传输线理论知, 当传输线符合下式的条件时,应使用端接技术。

即
其中, L 为传输线长度; t r 为源端信号的上升时间; t pdL 为传输线上每单位长度的
带载传输延迟。

即当t r < 2T D ,源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前, 这时需要使用端接匹配技术。

传输线端接通常有两种方法:
(1)并行端接,使负载阻抗与传输线阻抗匹配;（2)串行端接,使源阻抗与传输线阻抗匹配。

在端接的形式上,主要有下面几种:(1) 简单的并行端接: 匹配电阻的选取原则是
,这种方法的条件是驱动端必须在输出高电平时能提供大的驱动电流以保证接
受端的高电平电压仍然满足门限电压要求。

并行端接电路对电流的消耗较大。

传输线的端接通常采用两种策略:使负载阻抗与传输线阻抗匹配,即并行端接;使源阻抗与传输线阻抗匹配,即串行端接。

3．2地弹的防止：
电路中引起地弹的因素有多种，下边就一些简单的防止地弹的方法做以说明。

（1）降低输出翻转速度。

一些新的总线驱动器件采用内嵌的电路设计，在对传输延时影响最小的前提下，降低翻转速度。

（2）增加电源和地的互感，使其成对分布，并给系统电源增加旁路电容，这些电容可以给高频的瞬变交流信号提供低电感的旁路，而变化较慢的信号仍然走系统电源回路。

（3）采用分离的专门参考地。

分离的参考地由于电流很小，地反射现象会大大减小。

分离地的芯片要注意使每个地线能够有直接到地平面的最短路径。

(4)降低芯片封装中的电源和地引脚的电感。

比如增加电源／地的引脚数目，减短引线长度，尽可能采用大面积铺铜。

最后，严格控制关键走线的长度 ,尽量少采用短截线也算一种防止地弹的办法。

3．3串扰的减小:
串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。

过大的串扰可能引起电路的误触发，导致系统无法正常工作。

在高速电路中布线时，当布线空间较小或布线密度较大时，就要重视信号线之间的串扰问题了，高频信号时线与线之间的串扰可能会导致门级的误触发；随着干扰源信号频率的增加，被干扰对象上的串扰幅值也随之增加；信号的上升或下降沿所占用的时间或边沿变化对串扰的影响就会进一步加大。

（1）加大线间距，减小线平行长度，必要时可以以jog方式走线，即对于平行长度很长的两根信号线，在布线时可以间断式地将间距拉开，这样既可以节省紧张的布线资源，又可以有效地抑制串扰；但是也得注意尽量将连线较紧密的器件相互靠近，减小传输线的连线长度；
（2）互感大小与信号的回路面积成正比,因而减少信号线平行长度和信号线与地层或电源层之间的距离可减少串扰。

在布线空间允许的条件下,在串扰较严重的两条线之间插入一条地线, 可以起到隔离的作用,从而减小串扰。

（3）高速信号线在满足条件的情况下,加入端按匹配可以减小或消除反射,从而减小串扰。

¾对于微带传输线和带状传输线,将走线高度限制在高于地线平面0. 01 inch 以内,可以显著减小串扰。

3．4电磁干扰的抑制:
电磁干扰( EMI)的产生是因为所有的电子系统都以电场和磁场形式发射能量。

当这种辐射被其他电路吸收时就会出现电磁干扰问题,从而导致电压电平的改变。

(1) 可用串联一个电阻的办法,降低控制电路上下沿跳变速率;
(2) 时钟产生器尽量靠近到用该时钟的器件,用地线将时钟区圈起来,时钟线尽量短;
(3) 石英晶体振荡器外壳要接地,石英晶体下面不要走线; 时钟、总线、片选信号要远离 I/ O 线和接插件;
(4) 闲置不用的门电路输入端不要悬空, 闲置不用的运放正输入端接地, 负输入端接输出端;每个集成电路的电源、地线之间都要加一个去耦电容, 每个大的钽电容边上都要加一个高频旁路电容;
(5) 印制板尽量使用45度折线, 而不用 90度折线布线,以减小高频信号对外的发射和耦合; 用大容量的钽电容或聚脂电容作电路充放电储能电容,使用管状电容时,外壳要接地。

(6) 印制板按频率和电流开关特性分区, 噪声元件与非噪声元件要距离再远一些;关键的线要尽量粗,并在两边加上保护地线,高速线要短要粗。

3．5电源干扰的抑制：
电源干扰主要形式是：脉冲干扰和持续干扰。

持续干扰主要指电源欠电压、过电压、频率偏移和波形畸变，持续时间> 10 ms。

这些主要是电能质量问题，必要时可采用电源净化器、多个供电电源与UPS结合的冗余方式，以确保供电的可靠性和质量要求。

脉冲干扰指的是电网脉宽小于一微秒的脉冲，主要原因有：线路上断开感性负载、投入补偿电容器、雷击等。

其抑制措施是采用瞬间变干扰吸收器或浪涌电压保护器、线路滤波器屏蔽，对感性伏在两端并联放点贿赂，容性负载串联限流元件。

4．总结:
现在IC制造工艺在以摩尔速度飞速发展，对高速PCB设计提出了更高的设计要求。

本文从一些实际的方面出发，对PCB的优化表达出了一定的认识，对开发PCB板，将有很好的帮助。

参考文献：
1 ．张松春，竺子芳，赵秀芬，蒋春宝.《电子控制设备抗干扰技术及其应用.（第二版）》北京：机械工业出版社，1998.
2 ．Jan M.Rabaey Anantha Chandrakasan Borivoje Nikolic.《数字集成电路：电路、系统与设计（第二版）》美国：世界图书出版公司.2004.
3 ．黄继昌等.PCB布线技术指南 . 北京 .科学出版社.2000.。